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Die
Erfindung betrifft eine Vorladungsanordnung gemäß des Oberbegriffs des Anspruchs
1 für Lesezugriff
für integrierte
nichtflüchtige
Speicher mit mindestens einer Speicherzelle, mindestens einer Sourceleitung,
mindestens einer Bitleitung, mindestens einem Leseverstärker und
einem Vorladungspotenzial.
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Bei
nichtflüchtigen
Speichern (EEPROM, Flash, EPROM, OTP, ...) liegt ein Anschluss der
Speicherzelle stets auf einem festen Potenzial, zum Beispiel Massepotenzial.
Diese Leitung ist die so genannte Sourceleitung. Der andere Anschluss
der Speicherzelle ist mit der sogenannten Bitleitung verbunden. Über die
Bitleitung wird die Speicherzelle ausgelesen.
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Ist
die Bitleitung nicht aktiv, das heißt, erfolgt kein Auslesevorgang,
so kann die Bitleitung, die vom vorherigen Auslesevorgang mit einem
Vorladungspotenzial beaufschlagt ist, über eine leitende Speicherzelle
entladen werden, denn die Speicherzelle ist mit ihrem anderen Anschluss
mit der Sourceleitung verbunden, die Massepotenzial führt.
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Wird
die Bitleitung selektiert, so müssen
ihre parasitären
Kapazitäten
von dem Leseverstärker, welcher
mit der Bitleitung verbunden ist, mit dem Vorladungspotenzial aufgeladen
werden. Dadurch ergibt sich eine entsprechend lange Lesezugriffzeit
der Speicherzelle.
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Es
ist beschrieben, das sogenannte Aufladen der parasitären Kapazitäten der
Bitleitung vor dem Auslesen derselben durch den Leseverstärker im
Ablauf des Lesezugriffs mittels einer bestimmten Anordnung vorzunehmen,
wie aus der
DE 100
53 956 A1 bekannt.
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Als
nachteilig hat sich hierbei herausgestellt, dass der Vorgang des
Vorladens der Bitleitung zu einem bestimmten Zeitpunkt vor dem Auslesen
gestartet werden muss. Das bedeutet, dass ein zusätzliches
externes Signal zum Vorladen der Bitleitung erzeugt werden muss,
wobei eine entsprechende Verarbeitung dieses Signals und Synchronisation
mit dem Auslesevorgang erfolgen muss. Der Lesezugriff wird somit
in zwei Phasen aufgeteilt, wobei die Phase der Vorladung der Bitleitung
in nachteiliger Weise eine bestimmte Zeit beansprucht. Schnelle
Leseverstärker
sind Regeleinrichtungen, welche ihren Arbeitspunkt bei großer Potenzialveränderung
relativ langsam erreichen, wodurch sich bestimmte Verlustzeiten
ergeben.
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In
der
US 5,812,456 ist
ein integrierter, nicht flüchtiger
Speicher beschrieben, bei dem die Bitleitungsauswahl nicht wie üblich durch
einen drainseitigen Auswahltransistor, der die ausgewählte Bitleitung
auf eine bestimmte Vorladungsspannung auflädt, vorgenommen wird. Hierfür ist ein
source-seitiger Schalttransistor vorgesehen, der im ausgewählten Zustand
einen Stromfluss über
die fest mit dem Bewerter verbundene Bitleitung ermöglicht.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, die Lesezugriffszeiten
bei nichtflüchtigen Speichern
zu verringern, die oben genannten Nachteile zu eliminieren und weitere
Vorteile zu bieten.
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Diese
Aufgabe wird gemäß dem Kennzeichen
des Anspruchs 1 dadurch gelöst,
dass in einem deselektierten Zustand der Bitleitung die Bitleitung ständig das
Vorladungspotenzial aufweist, und dass in einem selektierten Zustand
der Bitleitung die Sourceleitung ein vorgegebenes Referenzpotenzial,
insbesondere ein Massepotenzial aufweist.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen aufgeführt.
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In
einer ersten erfindungsgemäßen Ausführungsform
ist in einer Minimalkonfiguration vorgesehen, dass die Bitleitung
direkt mit dem Leseverstärker
verbunden ist und somit ständig
mit dessen Vorladungspotenzial beaufschlagt bleibt. Dazu ist die Sourceleitung über ein
Masseschaltelement vom Massepotenzial getrennt, solange die Bitleitung
nicht selektiert ist, das heißt
die Sourceleitung „floated". Somit wird vorteilhaft verhindert,
dass sich die Bitleitung bei einer leitenden Speicherzelle entlädt.
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In
einer weiteren Ausführungsform
ist vorgesehen, dass die Bitleitung über ein erstes steuerbares
Schaltelement mit einem Vorladungspotenzial verbunden wird. Vorteilhafterweise
wird auch die Sourceleitung mit einem zweiten steuerbaren Schaltelement
mit dem Vorladungspotenzial verbunden. Dieses hat den Vorteil, dass
keine Umladungsvorgänge
von der Bitleitung zur Sourceleitung über eine leitende Speicherzelle
erfolgen müssen.
Zwischen der Sourceleitung und dem Massepotenzial wird ein drittes
steuerbares Schaltelement eingefügt.
Diese drei steuerbaren Schaltelemente sind vorzugsweise Transistoren,
deren Steuereingänge
miteinander verbunden sind und auf einem Potenzial liegen, welches am
Ausgang eines Inverters in Abhängigkeit
vom Adressauswahlsignal steht, welches am Eingang des Inverters
anliegt.
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Die
Schaltelemente sind dergestalt ausgebildet, dass bei einer nicht
selektierten, also deselektierten Bitleitung das erste und zweite
Schaltelement für
die Bitleitung und für
die Sourceleitung sich im leitenden Zustand befinden, wobei gleichzeitig
das dritte Schaltelement in diesem deselektierten Zustand der Bitleitung
nicht leitend ist. Dieses wird vorteilhafterweise dadurch erreicht,
dass das erste und das zweite Schaltelement beispielsweise p-leitende
Transistoren sind und das dritte Schaltelement ein n-leitender Transistor
ist. Diese Transistoren können
vorteilhafterweise als MOSFET-Typen
ausgebildet sein.
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Diese
Vorladungsanordnung hat den Vorteil, dass sie kein externes Vorladungssignal
benötigt. Gleichzeitig
entfallen vorteilhafterweise jegliche Signalverarbeitungsschritte
für ein
solches Signal. Weiterhin ist es vorteilhaft, dass die erfindungsgemäße Vorladungsanordnung
mit einer sehr geringen Anzahl von Bauelementen realisiert wird,
die in einer bevorzug ten Ausführungsform
gleichzeitig auf dem Speicherchip mit eingebracht werden können.
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Es
ist weiterhin vorteilhaft, dass die Spannung des Vorladungspotenziales,
mit welchem die Bitleitung und die Sourceleitung ständig während des deselektierten
Zustands der Bitleitung beaufschlagt sind, die gleiche Höhe der Arbeitsspannung
des Leseverstärkers
aufweist. Somit gibt es vorteilhafterweise keine Verlustzeiten beim
Lesezugriff des Leseverstärkers,
da dieser einerseits keine parasitären Kapazitäten mehr laden muss und andererseits
sich die Bitleitung schon auf der Arbeitsspannung des Leseverstärkers befindet.
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Wird
die Bitleitung selektiert, so wird die Sourceleitung durch das dritte
Schaltelement ohne Regelung schnell auf das Massepotenzial geschaltet und
die Sourceleitung und die Bitleitung über das erste und zweite Schaltelement
von dem Vorladungspotenzial getrennt.
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Daraus
ergibt sich der Vorteil, dass der Arbeitspunkt wesentlich schneller
erreicht wird und die Zugriffszeit sinkt. Dieses ist wegen steigender
Taktfrequenz und kleinerer Strukturgröße und damit größeren Zeitkonstanten
in Zukunft von großer
Bedeutung.
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Weitere
Einzelheiten der Erfindung werden in der Zeichnung anhand eines
schematisch dargestellten Ausführungsbeispiels
beschrieben.
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Hierbei
zeigt:
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1 ein
Beispiel für
eine Lesezugriffsanordnung nach dem Stand der Technik;
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2 ein
erstes Beispiel einer erfindungsgemäßen Vorladungsanordnung für eine Lesezugriffsanordnung;
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3 ein
zweites Beispiel einer erfindungsgemäßen Vorladungsanordnung für eine Lesezugriffsanordnung;
und
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4 zwei
Schaubilder von Spannungszuständen
der Bit- und Sourceleitung in Abhängigkeit von der Zeit.
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Gleiche
Elemente mit gleichen Funktionen werden mit demselben Bezugszeichen
versehen.
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In 1 ist
eine Lesezugriffsanordnung nach dem Stand der Technik schematisch
dargestellt. Ein Anschluss der Speicherzelle 2 ist mit
einer Sourceleitung 8, ein weiterer Anschluss mit einer
Bitleitung 9 verbunden. Die parallele Darstellung der Sourceleitung 8 und
der Bitleitung 9 ist rein schematisch. In der Praxis können diese
Leitungen auf unterschiedliche Weise angeordnet sein.
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Die
Sourceleitung 8 liegt mit ihrem einen Ende auf einem festen
Massepotenzial 10. Die Bitleitung 9 ist über ein
Adressschaltelement 4 mit einem Leseverstärker 3 gekoppelt.
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Parasitäre Kapazitäten der
Leitungen 8, 9 sind jeweils als eine parasitäre Kapazität 5 der
Sourceleitung 8 und als eine parasitäre Kapazität 6 der Bitleitung 9 dargestellt.
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Ist
die Speicherzelle 2 leitend, so verbindet diese die Bitleitung 9 über die
Sourceleitung 8 mit dem Massepotenzial 10, wobei
sich die Bitleitung 9 mit ihrer parasitären Kapazität 6 entlädt, das
heißt Massepotenzial 10 annimmt.
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Bei
einer Selektierung der Bitleitung 9 wird das Adressschaltelement 4 an
seinem Steuereingang mit einem Signal beaufschlagt und verbindet den
Leseverstärker 3 mit
der Bitleitung 9. Der Leseverstärker 3 lädt vor dem
eigentlichen Lesevorgang die Bitleitung 9 als einen ersten
Teilschritt des Lesevorgangs mit einem Vorladungspotenzial auf.
Dieser Vorgang benötigt
eine bestimmte Zeit, da der Leseverstärker 3 prinzi piell
eine Regeleinrichtung ist. In einem zweiten Teilschritt erfolgt
der Auslesevorgang.
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In 2 ist
ein erstes Ausführungsbeispiel einer
erfindungsgemäßen Vorladungsanordnung 1 für einen
Lesezugriff dargestellt. Hierbei ist der Leseverstärker 3 direkt
mit der Bitleitung 9 verbunden. Diese ist somit ständig mit
dem Vorladungspotenzial beaufschlagt. Die Sourceleitung 8 ist über ein
Masseschaltelement 19 mit dem Massepotenzial 10 verbunden,
wobei das Masseschaltelement 19 nur beim Auslesevorgang
durchgeschaltet ist. Im deselektierten Zustand der Bitleitung 9 ist
die Sourceleitung 8 im sogenannten „float"-Zustand. Somit wird bei einer leitenden
Speicherzelle 2 die Bitleitung 9 im deselektierten
Zustand nicht mit dem Massepotenzial 10 verbunden und kann
sich vorteilhafterweise nicht entladen. Das Masseschaltelement 19 ist
vorzugsweise eine n-leitender Transistor.
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3 zeigt
ein weiteres Ausführungsbeispiel einer
erfindungsgemäßen Vorladungsanordnung 1 für einen
Lesezugriff.
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Die
Bitleitung 9 ist über
ein erstes steuerbares Schaltelement 11, welches einen
Steuereingang 16 aufweist, mit einer Vorladungspotenzialquelle 15 verbindbar.
Ebenfalls ist die Sourceleitung 8 über ein zweites steuerbares
Schaltelement 12 mit einem Steuereingang 17 mit
dem Vorladungspotenzial der Vorladungspotenzialquelle 15 verbindbar.
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Zwischen
der Sourceleitung 8 und dem Massepotenzial 10 ist
ein drittes steuerbares Schaltelement 13 mit einem Steuereingang 18 eingefügt.
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Die
Steuereingänge 16, 17, 18 der
jeweiligen Schaltelemente 11, 12, 13 sind
miteinander verbunden und liegen auf gleichem Potenzial. Sie sind
weiterhin an den Ausgang eines Inverters 14 angeschlossen,
dessen Eingang mit dem Steuereingang des Adressschaltelements 4 verbunden
ist.
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Ist
die Bitleitung 9 nicht angewählt, das heißt deselektiert,
so ist der Steuereingang des Adressschaltelements 4 mit
einem Potenzial beaufschlagt, welches dem deselektierten Zustand
entspricht. Der Inverter 14 führt dann an seinem Ausgang
ein dementsprechend invertiertes Potenzial, welches an den Steuereingängen 16, 17, 18 der
Schaltelemente 11, 12, 13 gleichzeitig
anliegt. Die Schaltelemente 11, 12, 13 sind
so ausgebildet, dass einerseits in diesem deselektierten Zustand
das erste und zweite Schaltelement 11, 12 leitet
und jeweils die Sourceleitung 8 und die Bitleitung 9 mit
der Vorladungspotenzialquelle 15 verbindet, und andererseits
das dritte Schaltelement 13 nicht leitet und so die Sourceleitung 8 von
dem Massepotenzial 10 trennt. Im gezeigten Ausführungsbeispiel
ist das erste und zweite Schaltelement 11, 12 als
ein p-leitender Transistor und das dritte Schaltelement 13 als
ein n-leitender
Transistor ausgebildet.
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Somit
führen
die Sourceleitung 8 und die Bitleitung 9 im deselektierten
Zustand der Bitleitung 9 ständig das Vorladungspotenzial
der Vorladungspotenzialquelle 15, so dass vorteilhafterweise
ein Signal für
das Vorladen und dessen Verarbeitung entfällt.
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Es
ist vorteilhaft, dass die Sourceleitung 8 auch mit dem
Vorladungspotenzial der Vorladungspotenzialquelle 15 im
deselektierten Zustand der Bitleitung 9 verbunden wird,
da somit Umladevorgänge von
der Bitleitung 9 auf die Sourceleitung 8 durch eine
leitende Speicherzelle 2 vermieden werden.
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Ist
die Bitleitung 9 angewählt,
das heißt
selektiert, so ist der Steuereingang des Adressschaltelements 4 mit
einem Potenzial beaufschlagt, welches dem selektierten Zustand entspricht
und das Adressschaltelement 4 durchschaltet. Die Steuereingänge 16, 17, 18 der
Schaltelemente 11, 12, 13 erhalten ein dementsprechend
invertiertes Potenzial über
den Inverter 14, wobei das erste und zweite Schaltelement 11, 12 nicht
mehr leitet. Das dritte Schaltelement 13 leitet und legt
die Sourceleitung 8 auf Massepotenzial 10. Die
Sourceleitung 8 wird somit ohne Regelung schnell auf das
Massepotenzial 10 gelegt, wobei eine bestimmte Zeitkonstante
ausschlaggebend ist. Das nun leitende Adressschaltelement 4 verbindet
die vorgeladene Bitleitung 9 mit dem Leseverstärker 3, welcher
die Bitleitung 9 nicht mehr laden muss.
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4 zeigt
jeweils den Spannungszustand über
der Zeit im deselektierten und selektierten Zustand der Bitleitung 9.
Das obere Diagramm stellt den Spannungszustand UBL der Bitleitung 9 dar,
welcher im deselektierten Zeitintervall ständig auf der Spannung UPRE
der Vorladungspotenzialquelle 15 liegt. Weiterhin stellt
das obere Diagramm einen Teil des selektierten Zeitintervalls ebenfalls
dar. Hierbei ist vorteilhafterweise die Höhe der Spannung UPRE der Vorladungspotenzialquelle 15 von
gleicher Höhe
wie die Arbeitsspannung des Leseverstärkers 3.
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Im
unteren Diagramm der 4 ist der Spannungszustand der
Spannung USL der Sourceleitung 8 dargestellt und ebenfalls
korrespondierend zu dem oberen Diagramm in die Zeitintervalle „deselektiert" und „selektiert" eingeteilt. Im deselektierten Zeitintervall
entspricht die Spannung USL der Sourceleitung 8 und die
Spannung UPRE der der Vorladungspotenzialquelle 15, während sie
im selektierten Bereich das Massepotenzial 10 annimmt.
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Die
Bitleitung 9 und die Sourceleitung 8 sind im deselektierten
Zustand der Bitleitung 9 somit ständig mit dem Vorladungspotenzial
der Vorladungspotenzialquelle 15 vorgeladen, wodurch sich
vorteilhaft eine verkürzte
Lesezugriffszeit ergibt, da einerseits der Leseverstärker 3 seinen
Arbeitspunkt sehr schnell erreicht und gleichzeitig Vorladesignale
und deren Verarbeitung entfallen. Der weitere Vorteil ist, dass
die Zugriffszeit entsprechend sinkt. Dieses ist wegen steigenden
Taktfrequenzen und kleineren Strukturgrößen und somit größeren Zeitkonstanten zukünftig von
großer
Bedeutung.
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Obwohl
die vorliegende Erfindung vorstehend anhand von zwei bevorzugten
Ausführungsbeispielen
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art
und Weise modifizierbar.
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So
kann zum Beispiel das Massepotenzial 10 ein festes voreingestelltes
Referenzpotenzial sein. Weiterhin können die Schaltelemente 11, 12, 13, 19 als
MOSFET-Transistoren ausgebildet sein.
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Weiterhin
sind nicht dargestellte Alternativen gemäß der 4 möglich, welche
kurz beschrieben werden:
In einer ersten Alternative ist die
Sourceleitung 8 über das
dritte Schaltelement 13 mit dem Massepotenzial 10 verbunden,
wobei die Sourceleitung 8 gleichzeitig über das zweite Schaltelement 12 im
deselektierten Zustand der Bitleitung 9 mit dem Vorladungspotenzial
der Vorladungspotenzialquelle 15 verbunden ist. Das erste
Schaltelement 11 entfällt.
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In
einer zweiten Alternative ist die Sourceleitung 8 auch über das
dritte Schaltelement 13 mit dem Massepotenzial verbunden,
wobei die Bitleitung 9 über
das erste Schaltelement 11 im deselektierten Zustand der
Bitleitung 9 mit dem Vorladungspotenzial der Vorladungspotenzialquelle 15 verbunden
wird. Hierbei entfällt
das zweite Schaltelement 12.
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- 1
- Vorladungsanordnung
- 2
- Speicherzelle
- 3
- Leseverstärker
- 4
- Adressschaltelement
- 5
- parasitäre Kapazität der Sourceleitung
- 6
- parasitäre Kapazität der Bitleitung
- 7
- Wortleitung
- 8
- Sourceleitung
- 9
- Bitleitung
- 10
- Massepotenzial
- 11
- erstes
steuerbares Schaltelement
- 12
- zweites
steuerbares Schaltelement
- 13
- drittes
steuerbares Schaltelement
- 14
- Inverter
- 15
- Vorladungspotenzialquelle
- 16,
17, 18
- Steuereingänge
- 19
- Masseschaltelement
- UBL
- Spannung
Bitleitung
- USL
- Spannung
Sourceleitung
- UPRE
- Spannung
Vorladungspotenzial
- T
- Zeit