DE4132826A1 - Elektrisch loeschbarer programmierbarer festwertspeicher mit blockloeschfunktion - Google Patents

Description

Die Erfindung bezieht sich auf, Halbleiterspeicher, insbesondere nichtflüchtige Speicher, die programmierbar und durch den Anwender elektrisch löschbar sind. Die Erfindung betrifft speziell elektrisch löschbare program­ mierbare Festwertspeicheranordnungen mit einem Array von Speicherzellen, die jeweils einen Floating Gate-Durchtun­ nelungs-Feldeffekttransistor aufweisen.

Mit den zunehmenden Anforderungen an hohe Leistung und Zuverlässigkeit digitaler Rechnersystem ergab sich ein großer Bedarf nach der Weiterentwicklung von Halbleiter­ speichern großer Kapazität. Um diesem Bedarf zu entspre­ chen, sind in neuerer Zeit spezielle, elektrisch löschba­ re und programmierbare Festwertspeicher (EEPROMs) entwickelt worden, bei denen die Zellenpackungs- oder -be­ legungsdichte durch Verkleinerung der Zahl der für jede Speicherzelle benötigten Transistoren auf einem Chip-Sub­ strat begrenzter Größe erhöht ist.

Eine in jüngster Zeit realisierte Entwicklung betrifft einen spezifischen Typ eines EEPROMs, typischerweise als "NAND-Typ-EEPROM" bekannt, der keinen besonderen Transi­ stor als Schalttor oder -gate (switching gate) für jede Speicherzelle benötigt und der daher eine ganz beträcht­ liche Verbesserung der Packungsdichte gewährleistet. Bei diesem EEPROM sind mehrere Reihenschaltungen aus Floating Gate-Durchtunnelungs-Metalloxidhalbleiter- (FATMOS) -Feld­ effekttransistoren so angeordnet, daß jeder Reihentransi­ storkreis über einen Schalttransistor mit einer betreffenden von zahlreichen Datenübertragungsleitungen verbunden ist, die auch als "Bitleitungen" bezeichnet werden können. Wenn der Schalttransistor durchgeschaltet wird, wird die ihm zugeordnete Reihenschaltung der FATMOS-Transistoren selektiv mit der betreffenden Bit­ leitung verbunden. In diesem Sinne wird der Schalt­ transistor auf diesem Fachgebiet üblicherweise als "Wähltransistor" bezeichnet.

Jeder der in Reihe geschalteten FATMOS-Transistoren dient als Mindestelement für digitale Datenspeicherung, das einer "Speicherzelle" bei dynamischen Randomspeichern oder DRAMs entsprechen kann. (In einigen Fällen wird eine Reihenschaltung von FATMOS-Transistoren (auch) als "Speicherzelle" bezeichnet, doch ist diese Bezeichnungs­ weise an sich nicht so wesentlich. In der vorliegenden Beschreibung ist jede Reihentransistorschaltung oder Transistorreihenschaltung als "NAND-Zelleneinheit" bezeichnet). Jede Reihenschaltung enthält im allgemeinen vier, acht oder sechzehn FATMOS-Transistoren, von denen jeder ein mit einer betreffenden Wortleitung verbundenes Steuergate und ein Floating Gate zum kapazitiven Spei­ chern von eine logische "1" oder "0" darstellenden (Ladungs-)Trägern aufweist. Da jede Speicherzelle aus einem (einzigen) Transistor geformt sein kann, kann die Integrationsdichte des EEPROMs unter Verbesserung seiner Speicherkapazität erhöht sein.

Bei den derzeit verfügbaren NAND-Typ-EEPROMs werden Daten sequentiell in die FATMOS-Transistoren, d. h. Speicherzel­ lentransistoren, in jeder NAND-Zelleneinheit eingeschrie­ ben oder eingelesen. Das Einschreiben oder "Programmie­ ren" von logischen Daten in den EEPROM an einer gewünsch­ ten oder Soll-Speicheradresse, d. h. in einen (an)gewähl­ ten Zellentransistor in einer bezeichneten NAND-Zellen­ einheit, kann unter Verwendung einer hochpegeligen Spannung Vpp und einer mittleren bzw. Zwischenspannung Vppm erfolgen. Typischerweise ist die Spannung Vpp eine solche von 20 V; die Spannung Vppm liegt potentialmäßig (in der Mitte) zwischen der Stromversorgungsspannung und der hohen Spannung Vpp, und sie beträgt typischerweise 10 V, wenn die Stromversorgungsspannung (oder Speise­ spannung) Vcc 5 V beträgt. Während die hohe Spannung Vpp an das Steuergate des gewählten Zellentransistors angelegt wird, wird die Zwischenspannung Vppm an die Steuergates von nichtgewählten; zwischen dem gewählten Zellentransistor und dem Wähltransistor liegenden Zellentransistoren angelegt.

Wenn eine (eine) logische "1"-Daten(einheit) repräsentie­ rende Spannung (typischerweise eine 0 V-Spannung) einer (an)gewählten Bitleitung aufgeprägt wird, wird diese Spannung über die nichtgewählten, im Durchschaltzustand bleibenden Speicherzellentransistoren zu einer Ziel-Spei­ cherzelle - speziell der Drainschicht eines gewählten Zellentransistors - übertragen. Damit wird in einer Gateisolierschicht zwischen Floating Gate und Drain des gewählten Zellentransistors ein hohes elektrische Feld erzeugt. Hierdurch werden elektrische (Ladungs-)Träger (Elektronen) vom Substrat (Drain) zum Ziel-Floating Gate durchgetunnelt. Der Schwellenwert dieses Zellentransi­ stors verschiebt sich (dabei) in positiver Richtung. Die logische "1" wird im gewählten Zellentransistor an der gewünschten oder Soll-Speicheradresse gespeichert oder "programmiert". Wenn die Zwischenspannung Vppm als eine eine logische "0" angebende Spannung an die Bitleitung angelegt wird, tritt keine Injektion von Elektronen im gewählten Zellentransistor auf, so daß sein Schwellenwert unverändert bleibt. Dieser Zustand wird als Speicherzu­ stand für logische "0"(-Daten) definiert.

Herkömmlicherweise werden die NAND-Speicherzellentransi­ storen mit dem gesamten Abschnitt oder Teil des Speicher­ zellenarrays als Einheit gleichzeitig gelöscht. Dieser Vorgang ist die sog. "Simultanlösch"-Operation. Beim Löschen werden alle NAND-Zelleneinheiten von den Bit­ leitungen elektrisch getrennt. Die Steuergates aller Speicherzellentransistoren werden auf 0 V gehalten, während die Substratspannung (das Wannenpotential, wenn die NAND-Zelleneinheiten in einem (einer) Wannenbereich bzw. -zone geformt sind) auf der hochpegeligen Spannung Vpp liegt. Bei dieser Spannungsanlegung bewegen sich Elektronen von den Floating Gateelektroden aller Zellen­ transistoren, deren Schwellenwerte sich im negativen Sinn verschieben, zum Substrat (oder zur Wannenzone). Damit werden alle gespeicherten Datenbits gleichzeitig elek­ trisch gelöscht.

Ein mit den herkömmlichen NAND-Typ-EEPROMs zusammenhän­ gendes Hauptproblem besteht darin, daß es sehr schwierig ist, eine "Teillösch"- oder "Blocklösch"-Funktion zu realisieren, bei welcher nur ein bezeichneter Teil des Speicherzellenarrays gelöscht wird, und zwar ohne unge­ wollte Löschung nichtgewählter Zellentransistoren. Die ausführbare (realisierbare) Löschfunktion ist lediglich auf die Simultanlöschung beschränkt; wenn daher auch nur eine Speicherzelleneinheit einem Neueinschreiben oder "Umprogrammieren" unterworfen werden soll, müssen vor dem teilweisen Umprogrammieren (reprogramming) alle Speicher­ zelleneinheiten, einschließlich der nichtgewählten Zelleneinheiten, gelöscht werden. Dieser Umstand beein­ trächtigt die Leistung oder den Wirkungsgrad der Teil­ löschoperation; noch, bedeutsamer ist, daß dieser Umstand bisher ein Hindernis für die allgemeine Anwendbarkeit von NAND-Typ-EEPROMs in der Digitalrechnertechnologie dar­ stellte, so daß die Anwender aus letzterer nicht vollen Nutzen ziehen konnten.

Aufgabe der Erfindung ist damit die Schaffung einer speziellen, verbesserten nichtflüchtigen Halbleiterspei­ cheranordnung, bei welcher eine teilweise oder selektive Löschoperation bezüglich einer spezifizierten Gruppe von Speicherzellen durchführbar ist.

Diese Aufgabe wird durch die im Patentanspruch 1 gekenn­ zeichneten Merkmale gelöst.

Gegenstand der Erfindung ist eine spezielle, elektrisch löschbare nichtflüchtige Halbleiterspeicheranordnung mit einem Array von Zeilen und Spalten von Speicherzellen, die in eine Vielzahl von Gruppen, als "Speicherzellen­ blöcke" bezeichnet, unterteilt sind. Jede Speicherzelle enthält einen Transistor mit einer Trägerspeicherschicht und einem Steuergate. In jedem Speicherzellenblock sind Programmleitungen den Zeilen (Reihen) von Speicherzellen zugeordnet, während Datenübertragungsleitungen den Spalten der Speicherzellen zugeordnet sind. Jeder ge­ wünschte Block kann für Löschung unter den Speicherzel­ lenblöcken (an)gewählt werden,während die restlichen dieser Blöcke in ihrem Datenspeicherzustand unverändert bleiben. Zu diesem Zweck ist ein Spannungsanlegesystem zum selektiven Anlegen eines geeigneten Potentials an die Steuergates der Speicherzellentransistoren im (an)ge­ wählten Speicher(zellen)block vorgesehen, so daß sich Träger zu oder von den Trägerspeicherschichten derselben bewegen können, während das interne elektrische Feld der Speicherzellentransistoren in den restlichen, nichtge­ wählten Speicher(zellen)blöcken ausreichend schwach gemacht wird, um die Bewegung von Trägern darin zu verhindern.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der Gesamtanordnung eines Blocklöschtyp-NAND-Zellen-EEPROMs gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild des Hauptteils eines Arrays von in Zeilen und Spalten angeordneten Speicherzellen­ transistoren zur Festlegung bzw. Bildung einer Vielzahl von NAND-Zelleneinheiten beim EEPROM gemäß Fig. 1,

Fig. 3 eine Aufsicht auf bestimmte NAND-Zelleneinheiten nach Fig. 2, worin die Zwischenisolierschichten zur besseren Veranschaulichung weggelassen sind,

Fig. 4 und 5 Schnitte längs der Linien IV-IV bzw. V-V in Fig. 3 durch die NAND-Zelleneinheit,

Fig. 6 eine schematische Darstellung des Arrays von Speicherzellen nach Fig. 1, das in eine vorge­ wählte Zahl von Speicherzellenblöcken unterteilt ist, die jeweils NAND-Zelleneinheiten ähnlich denen nach Fig. 2 enthalten,

Fig. 7 ein Schaltbild eines Zellenblockwählerkreises und eines Treiberkreises nach Fig. 1, die jeweils jedem der Speicherzellenblöcke nach Fig. 6 zugeordnet sind,

Fig. 8 ein Schaltbild einer in Fig. 1 gezeigten Lösch­ spannung-Steuereinheit (controller), welche dem Speicherzellenarray gemäß Fig. 1 zugeordnet ist,

Fig. 9 ein Schaltbild eines Substratspannung-Steuerkrei­ ses nach Fig. 1,

Fig. 10 ein Schaltbild eines in der Schaltung nach Fig. 7 vorgesehenen Löschsteuersignalgenerators,

Fig. 11 ein Schaltbild eines in der Schaltung nach Fig. 8 vorgesehenen Gatesteuersignalgenerators und

Fig. 12 ein Zeitsteuerdiagramm der Impulssequenz- oder -folge für die Blocklöschoperation bei der Anordnung gemäß der Erfindung.

In Fig. 1 ist eine elektrisch löschbare und programmier­ bare NAND-Zellentyp-Festwertspeicher-(EEPROM-) Anordnung gemäß der Erfindung allgemein mit 10 bezeichnet. Die im folgenden einfach als EEPROM bezeichnete Anordnung 10 weist ein Silizium-Substrat 12 eines vorgegebenen Lei­ tungstyps, typischerweise des N-Typs, auf. Das Substrat 12 enthält in seinem Oberflächenbereich eine Halbleiter- Wannenzone (well region) 14 des entgegengesetzten Lei­ tungstyps (d. h. P-Typ), in welcher ein noch zu beschrei­ bendes Array von Speicherzellen 16 angeordnet ist.

Gemäß Fig. 1 sind dem Speicherzellenarray 16 zwei Trei­ berkreise 18 und 20 zugeordnet. Der Treiberkreis 18 steuert die Spannungen auf parallelen Programmleitungen (oder Programmierleitungen) und Wählgateleitungen, die im Speicherzellenarray 16 angeordnet sind. Die genaue Anordnung dieser Leitungen wird später noch näher erläu­ tert werden. Der Treiberkreis 20 steuert die Spannungen auf im Speicherzellenarray 16 angeordneten parallelen Datenübertragungsleitungen, die auch als "Bitleitungen" bezeichnet werden, während die Programmleitungen in der folgenden Beschreibung als "Wortleitungen" bezeichnet werden.

Ein in Fig. 1 mit "Löschspannung-Steuereinheit" bezeich­ neter Spannungssteuerkreis 22 ist mit der Wannenzone 14 verbunden, um das Spannungspotential an der Wannenzone 14 in einem Teil-Löschmodus, als "Blocklösch"-Modus bezeich­ net, zu steuern. Der Steuerkreis 22 ist außerdem mit dem Wort/Wähl-Gateleitungstreiberkreis 18 verbunden. Ein an das Substrat 12 angeschlossener Spannungssteuerkreis 24 dient zum Steuern der Substratspannung im Blocklöschmo­ dus. Ein Spannungssteuerkreis 26 liefert eine zweckmäßige Gleichspannung zur Löschspannung-Steuereinheit 22 und zur Substratspannung-Steuereinheit 24. Ein im folgenden als "Zellenblockwähler" bezeichneter Kreis 28 ist mit dem Treiber 18 verbunden und dient zum Bezeichnen (specifies) einer gewünschten aus dem Zellenarray 16 gewählten Gruppe.

Gemäß Fig. 2 ist jede Bitleitung BLi (i=1, 2, . . . n) Reihenschaltungen- oder kreisen U aus Floating Gate- Durchtunnelungs-Metalloxidhalbleiter-(FATMOS-) Feld­ effekttransistoren zugeordnet. Jeder Reihentransistor­ kreis Ui enthält acht FATMOS-Transistoren Mi1, Mi2, . . ., Mi8. Beispielsweise enthält der Reihenkreis U1 gemäß Fig. 2 FATMOS-Transistoren M11, M12, . . ., M18. Jeder Transistor Mÿ (i=1, 2 . . ., n; j=1, 2, . . ., 8) kann als "Speicherzelle" zum Speichern einer logischen Dateneinheit "1" oder "0" dienen. Die Reihenanordnung aus jeweils acht Speicher­ transistoren ist im folgenden als "NAND-Zelleneinheit" bezeichnet; die FATMOS-Transistoren M werden als "Spei­ cherzellentransistor" oder einfacher als "Speicherzellen" bezeichnet werden. Der obere halbe Abschnitt der Spei­ cherzellenmatrix gemäß Fig. 2 weist eine ähnliche Anord­ nung auf.

In jeder NAND-Zelleneinheit Ui sind Speicherzellentransi­ storen Mi1, Mi2, . . ., Mi8 an ihren Steuergateelektroden jeweils an Wortleitungen WL1, WL2, . . ., WL8 angeschlossen. Jede NAND-Zelleneinheit U1, U2, . . ., Un ist über einen ersten Isolierschicht-Metalloxidhalbleiter-Feldeffekt­ transistor oder MOSFET Si1 mit einer betreffenden der Bitleitungen BL verbunden. Beispielsweise ist die NAND- Zelleneinheit U1 über den MOSFET S11 mit der Bitleitung BL1 verbunden. Der MOSFET S11 ist zusammen mit denen (S21, . . ., Sn1) der NAND-Zelleneinheit U2, . . ., Un an den jeweiligen Steuergateelektroden mit einer Steuergatelei­ tung SG1 verbunden. Diese MOSFETs S1 sprechen auf ein Spannungssignal auf der Steuergateleitung SG1 an; jeder MOSFET schaltet (dabei) durch, um eine NAND-Zelleneinheit Ui selektiv mit einer betreffenden, zugeordneten Bit­ leitung BLi zu koppeln. Die Schalt-MOSFETs S1 sind im folgenden als "erste Wähltransistoren" bezeichnet.

Aus Fig. 2 geht hervor, daß jede der NAND-Zelleneinheiten U1, U2, . . ., Un über einen zweiten MOSFET Si2 (i=1, 2, . . ., n) an ein Wannenpotential Vwell angeschlossen ist, welches das Potential an der Wannenzone 14 ist und die gemeinsame Sourcespannung für die Speicherzellentransi­ storen M darstellt. In der NAND-Zelleneinheit U1 ist beispielsweise der zweite MOSFET S12 zwischen eine Sourceschicht des darin enthaltenen Zellentransistors M18 der letzten Stufe und die gemeinsame oder Sammel-Source­ spannung eingeschaltet. Der zweite MOSFET S12 und die betreffenden MOSFETs S22, . . ., Sn2 in den anderen NAND- Zelleneinheiten U2, . . ., Un sind an ihren Steuergateelek­ troden gemeinsam mit einer zweiten Steuergateleitung SG2 verbunden. Die MOSFETs S2 führen eine Schaltoperation in Abhängigkeit von einem Spannungssignal auf der Steuer­ gateleitung SG2 aus; beim Durchschalten bewirken sie das Koppeln der NAND-Zelleneinheiten U mit der Wannenspannung Vwell. Die Schalttransistoren S2 sind im folgenden als "zweite Wähltransistoren" bezeichnet.

Die Planaranordnung der Speicherzellentransistoren M11 bis M18 in der NAND-Zelleneinheit M11 ist in Fig. 3 dargestellt, in welcher die zwischengefügten Isolierschichten lediglich aus Gründen der besseren Verdeutlichung weggelassen sind. Jeder Speicherzellen­ transistor weist eine Floating Gateelektrode 30-i (i=1, 2, . . ., 8), die unter Isolierung über der P-Typ-Wannenzone 14 im N-Typ-Substrat 12 angeordnet ist, und eine unter Isolierung auf die Floating Gateelektrode aufgelegte Steuergateelektrode 32-i auf. Die Steuergates 32-1, 32-2, 32-3, . . ., 32-8 dienen als Wortleitungen WL1, WL2, . . ., WL8. Obgleich die unten liegenden Floating Gateelektroden 30 mit einer größeren Breite als die Steuergates 32 dargestellt sind, soll diese Darstellungsweise lediglich der Verdeutlichung dienen; tatsächlich besitzen die übereinanderliegenden (gestapelten) Gateelektroden jeweils die gleiche Breite, z. B. 1 µm. Die ersten und zweiten Wähltransistoren S11 bzw. S12 sind an den beiden Enden des Arrays der Speicherzellentransistoren M11 bis M18 angeordnet. Diese Wähltransistoren weisen Steuer­ gateelektroden 34 bzw. 36 auf, die auch als "Wählgates" bezeichnet werden.

Die Bitleitung BL1 gemäß Fig. 3 besteht aus einer langge­ streckten Metallschicht 38, die sich unter Isolierung quer über die Steuergates 32 sowie die ersten und zweiten Wählgates 34 bzw. 36 erstreckt. Der erste Wähltransistor S11 ist an seiner Drainzone über einen in der Schicht 38 ausgebildeten Kontaktlochteil 40 elektrisch mit der Bitleitungsschicht 38 gekoppelt. Der zweite Wähltransi­ stor S12 ist an seiner Sourceelektrode mit der als gemeinsame Sourcespannung dienenden Wannenspannung Vwell verbunden.

Fig. 4 veranschaulicht einen der Speicherzellentransisto­ ren in der NAND-Zelleneinheit U1 im Schnitt. Dabei ist eine isolierende Dünnschicht 42 in dem Elementausbil­ dungsbereich abgelagert, der durch eine Elementtrenn-Iso­ lierschicht 44 auf der Oberseite der P-(Typ-)Wannenzone 14 im N-Substrat 12 festgelegt ist. Diese Isolierschich­ ten können thermische (thermisch oxidierte) Oxidschichten sein. Die isolierende Dünnschicht 42 besitzt eine Dicke von etwa 11 nm; sie dient als Gateisolierschicht. Eine Floating Gateelektrode 30 ist so über die Gateisolier­ schicht 42 gelegt, daß sie lang genug ist, um die Ele­ menttrenn-Isolierschicht 44 zu "übergreifen" (vgl. Fig. 4). Die Floating Gateelektrode 30 ist durch eine 35 nm dicke Isolierschicht 46 abgedeckt. Auf der Schicht 46 ist die Steuergateelektrode 32 ausgebildet, die praktisch die gleiche Breite wie die Floating Gateelektrode 30 besitzt. Die Steuergateelektrode 32 besitzt eine große Länge, da sie als Wortleitung WL1 dienen kann. Die Floating Gate­ elektrode 30 bestimmt eine Kapazität C1 zwischen ihr selbst und der Wannenzone 14; außerdem bestimmt sie eine Kapazität C2 zwischen dem Steuergate 32 und ihr selbst. Die Kapazität C1 ist dabei kleiner als die Kapazität C2. Die Steuergateelektrode 32 ist mit einer Isolierschicht 38 bedeckt oder belegt, auf welcher eine Metallschicht 38 (Bitleitung BL1) ausgebildet ist.

Fig. 5 veranschaulicht im Querschnitt eine Anzahl von stark dotierten N(N⁺)-Typ-Halbleiterdiffusionsschichten 50, 52, 54, 56, 58 . . ., 60, 62, 64, die im Oberflächenteil der P-Wannenzone 14 so angeordnet sind, daß sie mit konstanten Abständen dazwischen längs der Bitleitung BL1 ausgerichtet sind. Die N⁺-Schicht 50 dient als Drain des ersten Wähltransistors S11. Gemäß Fig. 5 ist die N⁺-Schicht 50 über den Kontaktlochteil 40 mit der Metall­ verdrahtungsleitung 38 verbunden. Die N⁺-Schicht 52 wirkt als Source des ersten Wähltransistors S11. Die N⁺-Schicht 52 dient auch als Drain des benachbarten Speicherzellen­ transistors M11. Mit anderen Worten: die N⁺-Schicht 52 wird vom Wähltransistor S11 und vom benachbarten Zellen­ transistor M11 gemeinsam belegt. Auf ähnliche Weise kann die N⁺-Schicht 54 als Source und Drain zweier benachbarter Speicherzellentransistoren M11, M12 dienen. Die N⁺-Schicht 64 dient als Source des zweiten Wähltran­ sistors S12. Die N⁺-Schicht 64 besitzt gemäß Fig. 3 in Aufsicht eine kopfstehende T-Form, wobei sie eine gemein­ same oder Sammel-Sourceleitung 66 gemäß Fig. 2 darstellt.

Es ist darauf hinzuweisen, daß jede Gateelektrode 34, 36 von erstem und zweitem Wähltransistor S11 bzw. S12 eine doppellagige Struktur aus miteinander verbundenen oder gekoppelten polykristallinen Siliziumschichten aufweist. Insbesondere besteht das erste Wählgate 34 aus zwei übereinanderliegenden (gestapelten) Schichten 34a, 34b; das zweite Wählgate 36 besteht aus zwei übereinanderlie­ genden Schichten 36a, 36b. Der Gateisolierteil der darunterliegenden Schichten 34a oder 36a besitzt eine größere Dicke als die Speicherzellentransistoren M.

Das Gesamtsystem des NAND-Zellenarrays 16 nach Fig. 1 ist in Fig. 6 dargestellt. Die NAND-Zelleneinheiten U des Zellenarrays 16 sind in eine vorgegebene Zahl von Gruppen unterteilt; diese Zellengruppen sind im folgenden als "NAND-Speicherzellenblöcke" MB1, MB2, . . ., MBm bezeichnet. Jeder Speicherzellenblock MBi (i=1, 2, . . ., m) enthält eine bestimmte Zahl (n) von NAND-Zelleneinheiten U1, U2, . . ., Un (vgl. Fig. 2). Die Blocklöschtechnik gemäß der Erfindung bewirkt, daß das Speicherzellenarray 16 selek­ tiv und teilweise bezüglich eines Speicherblocks MBi als Einheit gelöscht wird bzw. gelöscht werden kann.

Grundsätzlich ist die Einschreiboperation beim NAND-Typ- EEPROM 10 ähnlich wie bei den herkömmlichen Anordnungen, wie sie in der vorliegenden Beschreibungseinleitung erläutert worden sind. Das einzigartige Merkmal des EEPROMs 10 liegt in seiner Blocklöschoperation, die nachstehend im einzelnen beschrieben werden wird. In der folgenden Beschreibung wird das Prinzip der Blocklöschoperation zunächst anhand von Fig. 6 erläutert, worauf eine Erläuterung der praktischen Betriebsart- oder -arten in Verbindung mit praktischen internen Schaltungs­ konfigurationen, wie sie im EEPROM 10 verwendet werden sollen, folgt.

Zum Zwecke der Erläuterung sei angenommen, daß in den Speicherblöcken MB1 bis MBm gemäß Fig. 6 nur der zweite Block MB2 für Löschung (an)gewählt ist, während die restlichen Blöcke MB1, MB3, . . .; MBm in ihrem Datenspei­ cherzustand unverändert bleiben. In diesem Fall erzeugt der Schaltkreis (Löschspannungsgenerator) 26 gemäß Fig. 1 eine spezifische Spannung (Löschspannung) VppE, die an das N-Substrat 12 und die P-Wannenzone 14 angelegt wird. Die Löschspannung VppE kann +20 V betragen. Die ersten und zweiten Wählgateleitungen SG1, SG2 aller Blöcke MB1, MB2, . . ., MBm werden mit einer Spannung beaufschlagt, die potentialmäßig umgekehrt ist, um die Potentialdifferenz zwischen diesen Leitungen und der Wannenzone 14 zu kompensieren. Diese Spannung kann das gleiche Potential wie die Löschspannung VppE aufweisen. Eine 0 V-Spannung wird an die dem gewählten Block MB2 gemäß Fig. 6 zugeord­ neten Gateelektroden (Wortleitungen) WL1 bis WL8 ange­ legt.

Dabei wird die Spannung an den den nichtgewählten Blöcken MB1, MB3, . . ., MBm zugeordneten Wortleitungen auf der Löschspannung VppE gehalten. Alle Bitleitungen BL befin­ den sich daher in einem "elektrisch freischwebenden" ("electrically floating") Zustand. Mit dieser Spannungs­ anlegung werden elektrische Träger (Elektronen), die an den Floating Gates 30 der Speicherzellentransistoren M im gewählten Speicherblock MB2 gespeichert sind, zur P-Wan­ nenzone 14 durchgetunnelt; als Ergebnis findet das Löschen nur im gewählten Block statt. Während des Block­ löschvorgangs werden Daten, die in den Speicherzellentransistoren der nichtgewählten Blöcke gespeichert sind, nicht gelöscht, weil darin das erwähnte Durchtunneln von Elektronen nicht auftritt.

Das erste wesentliche Merkmal der Blocklöschoperation besteht darin, daß die Löschspannung VppE an alle Wähl­ gates SG1, SG2 im Speicherzellenarray 16 angelegt wird. Es trifft zwar zu, daß das Spannungspotential an den Wählgates SG die Löschoperation nicht beeinflußt, falls jedoch diese Wählgates an Massepotential liegen, wird in unerwünschter Weise ein hohes bzw. starkes elektrisches Feld in der Isolierschicht der Wählgates erzeugt, und zwar als Folge der ständigen Anlegung der hohen Spannung von z. B. 20 V an die P-Wannenzone 14 während der Block­ löschoperation. Die Anlegung der Löschspannung VppE an die Wählgates ist bezüglich der Vermeidung oder Unter­ drückung der Entstehung eines solchen hohen, internen elektrischen Felds von Bedeutung.

Das zweite wesentliche Merkmal besteht darin, daß die Einschwingpotentialdifferenz an jedem Teil, der mit der Löschspannung VppE beaufschlagt wird, zwangsweise unter die externe Stromversorgungsspannung Vcc des EEPROMs 10 gebracht wird, wodurch das Auftreten einer etwaigen ungewollten bzw. zufälligen Löscherscheinung ausgeschal­ tet wird, wie dies noch näher beschrieben werden wird. Die mit der Löschspannung VppE zu beaufschlagenden Bauteile, wie Wählgates SG, Wortleitungen nicht gewählter Blöcke usw., besitzen aufgrund der Differenz der para­ sitären Kapazitäten oder der ihnen eigenen Speicherkapa­ zitäten eine voneinander verschiedene Potentialänderungs­ größe- oder -rate, auch wenn genau die gleiche Spannung an diese Bauteile angelegt wird. Dies bedeutet, daß während der Anlegung der Löschspannung VppE die Spannungspoten­ tiale zwischen diesen Bauteilen mit verschiedenen Größen oder Geschwindigkeiten variabel sind.

Beispielsweise besitzt die P-Wannenzone 14 eine ver­ gleichsweise größere Kapazität. Es sei angenommen, daß eine Spannungsspeiseleitung an diese Wannenzone an einem Umfangsabschnitt derselben angeschlossen ist. Während dabei das Potential am Umfangswannenabschnitt bzw. Wannen-Umfangsabschnitt schnell ansteigt, ist der Poten­ tialanstieg im zentralen Abschnitt der Wannenzone ver­ gleichsweise langsam. Dieser Unausgleich in der Potenti­ aländerung im Inneren der Wannenzone 14 bewirkt, daß das interne elektrische Feld der am Zentrum der Wannenzone 14 angeordneten Speicherzellentransistoren vorübergehend oder kurzzeitig ansteigt. Der Grund hierfür ist folgen­ der: Verdrahtungsleitungen, wie Wortleitungen, sind lange, schmale und dünne Metalleitungen, deren Kapazität daher klein ist. Der Potentialanstieg kann an diesen Verdrahtungsleitungen wesentlich schneller als am bzw. im zentralen Abschnitt der Wannenzone 14 erfolgen. Als Ergebnis vergrößert sich die Potentialdifferenz zwischen den Steuergateelektroden der Zellentransistoren und der Wannenzone 14 flüchtig oder vorübergehend (transiently). Dies kann zu einer fehlerhaften oder ungewollten Löscher­ scheinung führen.

Zur Gewährleistung des zweitgenannten Merkmals verwendet die erfindungsgemäße Anordnung als Löschspannung-(VppE)- Speiseleitungen eine Anzahl von Verdrahtungsleitungen, die von einer einzigen Spannung-Bootstrap- oder Verstärkerschaltung begrenzter Stromkapazität "abzweigen". Diese Verdrahtungsleitungen sind an einem Schaltungsknotenpunkt zusammengebündelt, so daß sie zwangsweise zur gleichzeitigen Entladung gebracht werden.

Der interne Schaltungsaufbau des für die Durchführung der Blocklöschoperationen geeigneten EEPROMs 10 ist nachste­ hend erläutert. Fig. 7 veranschaulicht einen Hauptteil der Schaltungskonfiguration- oder anordnung mit dem Zellenblockwähler 28 und dem Wort/Wähl-Gateleitungstrei­ ber 18 gemäß Fig. 1, welcher einem (MBi) der NAND-Spei­ cherzellenblöcke MB gemäß Fig. 6 zugeordnet ist. Die restlichen Teile der Schaltung sind ähnlich angeordnet, so daß auf ihre nähere Erläuterung verzichtet werden kann.

Gemäß Fig. 7 enthält der Zellenblockwähler(kreis) 28 ein NAND-Glied G1. Dieses empfängt ein Zeilendecodierer- Freigabesignal RDENB und ein Adreßbit ai, und es erzeugt ein logisches (NAND)-Ausgangssignal zwischen diesen Signalen an seinem Ausgang. Das Ausgangssignal des NAND-Glieds wird über einen Inverter I3 einem Schaltungs­ knotenpunkt N1 zugespeist. Wenn ein Speicherblock MBi, der dem Wähler 28 zugeordnet ist, gewählt ist oder wird, steigt der Knotenpunkt N1 auf einen (hohen) Pegel H an. Die Spannung am Knotenpunkt N1 ist über ein Übertragungs­ tor oder -gatter 70 mit dem Decodiererkreis (Gatelei­ tungstreiber) 18 verbunden. Der Knotenpunkt N1 ist ebenfalls über einen Inverter I2 und ein Übertragungs­ gatter 72 mit dem Decodierer 18 verbunden. Das Übertra­ gungsgatter (Transfergate) 70 enthält ein Paar aus einem PMOS-Transistor Qp3 und einem NMOS-Transistor Qn3, die zueinander parallelgeschaltet sind. Auf ähnliche Weise enthält das Übertragungsgatter 72 einen PMOS-Transistor Qp4 und einen NMOS-Transistor Qn4 in Parallelschaltung miteinander. Die Übertragungsgatter 70, 72 sind so angeordnet, daß eines dieser Gatter in Abhängigkeit von Löschsteuerspannungen ERASE, selektiv durch­ schaltet. Die am Knotenpunkt N1 liegende Spannung wird somit über eines der Übertragungsgatter 70 und 72 zum Knotenpunkt N2 des Decodiererkreises 18 geliefert.

Genauer gesagt: wenn der EEPROM 10 in den Blocklöschmodus gesetzt ist, besitzt das Steuersignal ERASE den (hohen) Pegel H, so daß das Übertragungsgatter 72 durchschaltet.

Die am Knotenpunkt N1 liegende Spannung wird durch den Inverter I2 potentialmäßig invertiert und dann zum Knotenpunkt N2 übertragen. Das Spannungspotential am Knotenpunkt N2 des Decodiererkreises 18, dem gewählten Speicherblock MBi zugeordnet, fällt auf den (niedrigen) Pegel L ab.

Der Knotenpunkt N1 ist über ein drittes Übertragungsgat­ ter 74 mit dem zweiten Wählgate SG2 des betreffenden NAND-Speicherzellenblocks MBi verbunden. Dieses Übertra­ gungsgatter enthält einen PMOS-Transistor Qp9 und einem NMOS- Transistor Qn11, die gemäß Fig. 7 zueinander parallelge­ schaltet sind. Das Übertragungsgatter 74 erfährt ein selektives Durchschalten oder Sperren in Abhängigkeit von Lesesteuersignalen READ, , die den Gateelektroden der Transistoren Qp9, Qn11 zugespeist werden.

Der Decodiererkreis oder Treiber 18 enthält einen gemein­ samen Treiberkreis 76, dem die Löschspannung VppE durch. den Generator 26 gemäß Fig. 1 zugespeist wird. Der gemeinsame Treiberkreis 76 beschickt die Wählgateleitun­ gen SG1, SG2 und die Wortleitungen WL1 bis WL8 des NAND-Speicherblocks MBi mit einer Bootstrap-Spannung von z. B. +20 V als die beschriebene Löschspannung VppE. Der gemeinsame oder Sammel-Treiberkreis 76 umfaßt zwei als Stromlastelemente dienende PMOS-Transistoren Qp1, Qp2 sowie NMOS-Transistoren Qn1, Qn2, die als Stromtreiber­ vorrichtungen wirken. Die am Knotenpunkt N2 anliegende Spannung wird unmittelbar der Gateelektrode eines der Treibertransistoren, d. h. Qn1, zugespeist; sie wird außerdem dem betreffenden gleichen oder anderen Treibertransistor Qn2 über einen Inverter I1 zugespeist. An den Ausgängen des Treiberkreis 76 wird somit ein komplementäres Ausgangs­ signal erhalten.

Das Ausgangssignal eines der Treibertransistoren Qn1, Qn2, d. h. ein Drain-Ausgang 78 des Transistors Qn2 besitzt im Blocklöschmodus den (niedrigen) Pegel L in bezug auf den gewählten NAND-Speicherzellenblock MBi; es besitzt den (hohen) Pegel H gegenüber den anderen, nichtgewählten Blöcken MB1, . . ., MB(i-1), MB(i+1), . . ., MBm. Der Ausgangsknotenpunkt 78 ist mit den Steuer­ gateleitungen des gewählten Blocks MBi verbunden, d. h. den Übertragungsgattern 80-1, 80-2, . . ., 80-8, die jeweils an den betreffenden Wortleitungen WL1 bis WL8 vorgesehen sind. Jedes dieser Wortleitung-Übertragungsgatter 80 umfaßt eine Parallelschaltung aus einem PMOS-Transistor und einem NMOS-Transistor. Jede Transistorparallelschal­ tung ist mit einem entladenden bzw. Entladungs-NMOS-Tran­ sistor Qn8, Qn14, . . ., Qn10 oder Qn16 versehen. Die Wortleitung-Übertragungsgatter 80 nehmen an ihren Eingän­ gen Steuersignale CD1 bis CD8 ab. In Abhängigkeit von der Potentialänderung am Ausgangsknotenpunkt 78 schalten die Übertragungsgatter 80 selektiv durch, so daß die Steuer­ signale CD an die Wortleitungen WL angelegt werden. Die Wortleitung-Übertragungsgatter 80 im gewählten Block MBi werden im Sperrzustand gehalten. Die Steuersignale CD1 bis CD8 können im Blocklöschmodus der Löschspannung VppE entsprechen.

Der andere Ausgang des gemeinsamen Treiberkreises 76, d. h. ein Drainausgang 82 des Treibertransistors Qn1, ist an die Gateelektroden der erwähnten Entladungstransisto­ ren angekoppelt. Das Ausgangssignal 82 wird diesen Transistoren als Schaltsteuersignal zugespeist.

Bei den gewählten Speicherblöcken MBi liegt der Ausgang bzw. das Ausgangssignal des Wählers 28 bzw. der Knoten­ punkt N2 auf dem Pegel L. Dabei liegen der erste Ausgang des gemeinsamen Treiberkreises 76 auf dem Pegel H und sein zweiter Ausgang auf dem Pegel L. Die Wortleitung­ Übertragungsgatter 80-1, 80-2, . . ., 80-7, 80-8 werden daher zwangsweise durchgeschaltet. Die Entladungstransi­ storen Qn8, Qn10, Qn14, . . ., Qn16 an diesen Übertragungs­ gattern schalten durch zum Entladen von Trägern. Die Wortleitungen WL1 bis WL8 werden sodann auf 0 V gesetzt.

Unter diesen Bedingungen sind die ersten und zweiten Ausgangsspannungen der gemeinsamen Treiberkreise, die jeweils dem Treiber 76 in den nichtgewählten Speicher­ blöcken MB1, . . ., MB(i-1), MB(i+1), . . ., MBm entsprechen, zu denen im vorher beschriebenen Fall potentialmäßig umge­ kehrt bzw. entgegengesetzt. Genauer gesagt: der erste Ausgang 78 jedes gemeinsamen oder Sammel-Treiberkreises (76) befindet sich auf dem Pegel L, während sein zweiter Ausgang auf dem Pegel H liegt. Die Wortleitung-Übertragungsgatter schalten durch, so daß die Steuersignale CD1 bis CD8 an alle Wortleitungen WL angelegt werden.

Der Treiberkreis 18 gemäß Fig 1 enthält ferner einen Wählgate-Treiberkreis 84 zum Steuern des Potentialpegels auf der ersten Wählgateleitung SG1. Der Treiberkreis 84 besitzt eine C²MOS-Inverterkonfiguration, d. h. eine Reihenschaltung aus PMOS-Transistoren Qp5, Qp6 und NMOS-Transistoren Qn5, Qn6. Dem Treiberkreis 84 wird als seine Stromversorgungsspannung eine spezifische Spannung VmSG zugespeist, die ein mittleres Potential zwischen der Spannung des Pegels H und der Spannung des Pegels L in einem Einschreibmodus besitzt und in allen anderen Betriebsarten den gleichen Potentialpegel wie die externe Stromversorgungsspannung Vcc des EEPROMs 10 hält. Der Gateelektrode des PMOS-Transistors Qp5 wird ein P-Sei­ ten-Taktsignal ERASEH zugespeist. Das Signal ERASEH ist ein Spannungssignal, das potentialmäßig von derselben Größe wie die Löschspannung VppE in einem Löschmodus ist. Ein gemeinsamer Knotenpunkt der Transistoren Qp6 und Qn5 ist an die erste Wählgateleitung SG1 angeschlossen, während ihre Gateelektroden gemäß Fig. 7 mit den Gate­ elektroden der Transistoren Qp7, Qn8, . . ., Qp8, Qn10 verbunden sind.

Ein an die erste Wählgateleitung SG1 angeschlossener NMOS-Transistor Qn12 schaltet durch und sperrt in Abhän­ gigkeit von dem an seine Gateelektrode angelegten Steuer­ signal ERASEH. Die zweite Wählgateleitung SG2 ist mit einer Reihenschaltung aus NMOS-Transistoren Qn17, Qn18 versehen, wobei das Signal ERASEH der Gateelektrode des Transistors Qn17 zugespeist wird. Erste und zweite Wählgateleitung SG1 bzw. SG2 werden mit dem Steuersignal VppSG beschickt, das potentialmäßig der Löschspannung VppE (= 20 V) gleich wird. Bei dieser Anordnung schalten die NMOS-Transistoren Qn12, Qn17 in einem Blocklöschmodus durch, unabhängig davon, ob sie einem gewählten Speicher­ block MBi oder nichtgewählten Speicherblöcken MB1, MB2, . . ., MB(i-1), MB(i+1), . . ., MBm zugeordnet sind. Als Ergebnis werden die ersten und zweiten Wählgatelei­ tungen SG1 bzw. SG2 mit der Spannung VppSG von +20 V beschickt.

Genaugenommen ist die im Blocklöschmodus an erste und zweite Wählgateleitung SG1 bzw. SG2 anzulegende Spannung mit der Steuerspannung VppSG selbst nicht identisch; vielmehr handelt es sich dabei um eine Spannung entspre­ chend der Differenz zwischen der Spannung VppSG und der Schwellenspannung Vth des NMOS-Transistors Qn12 oder Qn17. Zu diesem Zeitpunkt werden die P-Wannenzone 14, in welcher das Speicherzellenarray 16 angeordnet ist, und der gemeinsame Sourceknotenpunkt 66 (vgl. Fig. 2) der NAND-Zelleneinheiten U mit der Wannensteuerspannung Vwell beschickt, welche im Blocklöschmodus der Löschspannung VppE potentialmäßig gleich ist.

Fig. 8 veranschaulicht im einzelnen den internen Schal­ tungsaufbau der Löschspannung-Steuereinheit- oder -schaltung 22 gemäß Fig. 1. Die Schaltung 22 erzeugt gemäß Fig. 7 mehrere Arten von Spannungssignalen VppSG, Vwell, CD1 bis CD8. Ein Ausgangskreis 90 ist ausgelegt, um an seinem Ausgang die Löschspannung VppE zu erzeugen, die durch den Löschspannungsgenerator 26 in Abhängigkeit von einem Löschfreigabesignal zugespeist wird. Das Ausgangssignal (die Löschspannung VppE) des Ausgangs­ kreises 90 wird durch eine Anzahl von parallelen Schalterkreisen 90a bis 90e (parallel) auf eine Anzahl von Signalübertragungsleitungen für Steuersignale VppSG, Vwell, CD1, . . ., CD8 verteilt. Der Ausgangskreis 90 enthält einen NMOS-Transistor Qn19 und PMOS-Transistor Qp12; wenn das Löschfreigabesignal Pegel H besitzt, schaltet der erstere Transistor durch, während der letztere Transistor sperrt. Wenn das Löschfreigabesignal auf den Pegel L abfällt, sperrt der NMOS-Transistor Qn19, worauf der PMOS-Transistor Qp12 sperrt und damit bewirkt, daß die Löschspannung VppE über einen Verarmungstyp-(D-Typ)-NMOS-Transistor Qd1 und den PMOS-Transistor Qp12 zu einem Knotenpunkt N3 übertragen wird. An der P-Kanalseite und der N-Kanalseite sind D-Typ-NMOS-Transistoren Qd1 bzw. Qd2 zur Begrenzung des Stromflusses durch den Ausgangskreis 90 hinzugefügt.

Gemäß Fig. 8 enthält der eine (92a) der Schalterkreise 92 einen Spannungsanhebe- bzw. -verstärkerkreis 94 und einen Vcc-Voraufladekreis 96; die restlichen Schalterkreise besitzen einen ähnlichen Aufbau, doch ist ihr innerer Aufbau zur Vereinfachung der Darstellung nicht veran­ schaulicht. Der Verstärkerkreis 94 besteht aus einer Reihenschaltung von D-Typ-NMOS-Transistoren Qd3, Qd4 und einem PMOS-Transistor Qp13; die Transistoren Qd3 und Qd4 sprechen auf das Spannungspotential am Knotenpunkt N3 an, während der Transistor Qp13 auf ein Löschfreigabesignal anspricht.

Während des Blocklöschvorgangs wird der Reihentransistor- bzw. Transistorreihenschaltung die am Knotenpunkt N3 auftretende Löschspannung VppE aufgeprägt, so daß letzte­ re ohne Potentialabfall den Signalleitungen (für) VppSG, Vwell, CD1, . . ., CD8 zugeführt werden kann. Der Voraufla­ dekreis 96 besteht aus einer Reihenschaltung aus einem PMOS-Transistor Qp14 und einem NMOS-Transistor Qn20, die durch Steuersignale bzw. RESET gesteuert werden. Diese Signale fallen auf den Pegel L ab, sobald der EEPROM 10 in einen Löschmodus eintritt. Der PMOS-Transi­ stor Qp14 schaltet (dabei) durch, während der NMOS-Tran­ sistor Qn20 sperrt. Infolgedessen werden die Signallei­ tungen über einen D-Typ-Transistor Qd5, der auf ein zweites Löschfreigabesignal anspricht, bis auf die Stromversorgungsspannung Vcc voraufgeladen.

Die Signalübertragungsleitungen VppSG, Vwell, CD1, . . ., CD8 unterscheiden sich in der Kapazität voneinander; selbstverständlich kann zwischen diesen Leitungen während eines Potentialanstiegs auf ihnen eine Potentialdifferenz auftreten. Wie eingangs erwähnt, birgt diese Spannungs­ differenz die Gefahr, eine fehlerhafte oder ungewollte Datenlöschoperation herbeizuführen. Diese Gefahr kann dadurch ausgeschaltet werden, daß die Spannungsdifferenz auf einer der Signalleitungen zwangsweise auf eine kleinere Größe als die Stromversorgungsspannung Vcc eingestellt wird. Dies kann durch Verwendung der Aus­ gangsspannung einer einzelnen Schaltung (26) zum Erzeugen der Löschspannung VppE geschehen, welche Schaltung eine vergleichsweise kleine Stromkapazität besitzt, so daß die Spannungsanhebung oder die Bootstrap-Funktion langsam stattfindet.

Sehr wichtig ist, daß die Leitungen VppSG, Vwell, CD1, . . ., CD8 an einem Schaltungsknotenpunkt N4 zusammengebündelt sind, wobei diesen Leitungen jeweils eine entsprechende Zahl von NMOS-Transistoren Qn21, Qn22, Qn23, Qn24, Qn25 zugeordnet ist. Die Transistoren Qn21 bis Qn25 werden durch ein Steuersignal EDSH angesteuert, das am Ende des Löschmodus auf den Pegel H ansteigt. Der Knotenpunkt N4 ist an einen Entladungskreis 98 aus einem NMOS-Transistor Qn26 und einem Widerstand R1 angeschlossen. Dement­ sprechend können die gebündelten Signalleitungen zusammen über eine am Knotenpunkt N4 angeordnete Entladungsstrecke entladen, wenn die Löschspannung ansteigt.

Die Gateelektrode des Entladungs-NMOS-Transistor Qn26 wird potentialmäßig durch einen Stromspiegeltyp-CMOS-Dif­ ferentialverstärkerkreis 100 gesteuert. Dieser Verstärker enthält als aktive Last dienende PMOS-Transistoren Qp17, Qp18, NMOS-Transistoren Qn28, Qn29, einen durch ein Steuersignal gesteuerten Aktivierungs-PMOS-Transi­ stor Qp19 und einen Stromquellen-NMOS-Transistor Qn30, der in Abhängigkeit vom invertierten Signal des Steuersi­ gnals aktiviert wird. Das Invertieren des Signals bzw. die Lieferung des invertierten Signals erfolgt durch einen Inverter I5. Eine Reihenschaltung aus einem Anreicherungstyp- bzw. E-Typ-PMOS-Transistor Qp20, einem D-Typ-NMOS-Transistor Qd7 sowie Widerständen R2, R3 ist vorgesehen zur Erzeugung einer Bezugsspannung für den CMOS-Differentialverstärker 100.

Der Knotenpunkt N4 ist mit einem Spannungsdetektorkreis 102 versehen, der aus einer Reihenschaltung aus einem in Abhängigkeit von einem Steuersignal EDS3 arbeitenden Aktivierungs-PMOS-Transistor Qp15, einem PMOS-Transistor Qp16, dessen Gateelektrode mit dem Knotenpunkt N4 verbun­ den ist, und einem D-Typ-NMOS-Transistor Qd6 mit geerdeter bzw. an Masse liegender Gateelektrode bestehen kann. Wenn die Spannung am Knotenpunkt N4 auf einen spezifischen Potentialpegel von Vcc - |Vthp| abfällt (mit Vthp = Schwellenspannung des PMOS-Transistors Qn16), schaltet der Detektionstransistor Qp16 durch, so daß das Drainpotential des NMOS-Transistors Qd6 ansteigt. Die resultierende Spannung wird durch einen Inverter I4 inver­ tiert, um ein Löschbeendigungssignal zu erhalten.

Die Leitungen VppSG, Vwell, CD1, . . ., CD8, welche zu Beginn des Löschmodus die potentialmäßig erhöhte (angeho­ bene) Spannung aufweisen, werden zu einem einzigen Zeitpunkt zwangsweise zur gemeinsamen Entladung gebracht, weil sie, wie erwähnt, am Knotenpunkt N4 zusammengebün­ delt sind. Demzufolge können sowohl der Potentialanstieg als auch der Potentialabfall auf diesen Leitungen langsam stattfinden, so daß die Potentialdifferenz auf jeder Leitung unterhalb der externen Stromversorgungsspannung Vcc haltbar ist.

Der genaue Schaltungsaufbau der Substratspannung-Steuer­ einheit 24 nach Fig. 1 ist in Fig. 9 veranschaulicht, und er entspricht im wesentlichen der vorher beschriebenen Schaltung zur Lieferung der angehobenen Spannung, welche aus dem Ausgangskreis 90 und den Schalterkreisen 92 gemäß Fig. 8 besteht. In allen Betriebsarten, mit Ausnahme eines Löschmodus, besitzt das Löschfreigabesignal den (hohen) Pegel H. Ein D-Typ-NMOS-Transistor Qd10 wird zu diesem Zeitpunkt durchgeschaltet, so daß das Substrat mit der Stromversorgungsspannung Vcc gespeist wird. Wenn das Löschfreigabesignal auf den Pegel L übergeht, sperrt ein NMOS-Transistor Qn31, während PMOS-Transisto­ ren Qp21, Qp22 durchschalten. Demzufolge wird die Lösch­ spannung VppE dem Substrat zugespeist.

Fig. 10 veranschaulicht eine vorzugsweise in der Schal­ tungsanordnung gemäß Fig. 7 verwendete Schaltung zur Lieferung oder Zuspeisung eines Löschsteuersignals ERASEH. Die Schaltung gemäß Fig. 10 ist derjenigen nach Fig. 9 ähnlich; sie unterscheidet sich von dieser nur dadurch, daß zusätzlich ein Voraufladekreis vorgesehen ist, der durch Steuersignale und RESET gesteuert wird. Der zusätzliche Kreis ist erforderlich, um den folgenden Bedingungen zu genügen: Die Leitung (für) ERASEH muß auf 0 V bleiben während das Substrat 12 ständig mit der externen Stromversorgungsspannung Vcc beschickt werden sollte. Der NMOS-Transistor Qn34 wird durch das Steuersignal RESET durchgeschaltet, das in allen Betriebsarten mit Ausnahme des Löschmodus den Pegel H aufweist; die Leitung ERASEH liegt daher an 0 V. Eine Voraufladeoperation beginnt, wenn die Steuersignale RESET, PRE den Pegel L im Löschmodus aufweisen.

Fig. 11 veranschaulicht den Aufbau einer Schaltung zur Erzeugung oder Lieferung des Gatesteuersignals EDSH, um die Signalleitungen sich zusammen oder gemeinsam am Endladungsknotenpunkt N4 entladen zu lassen. Für dieses Steuersignal wird keine so große Stromansteuerbarkeit benötigt, da es lediglich eine begrenzte Zahl von MOS- Transistoren (10 Transistoren bei dieser Ausführungsform) ansteuert. Dementsprechend braucht die Schaltung gemäß Fig. 11 lediglich aus dem Vorstufenteil der Schaltung gemäß Fig. 8 oder 10 zu bestehen. Nach Abschluß einer Löschoperation ändert sich ein Steuersignal auf den Pegel L, wodurch ein NMOS-Transistor Qn35 zum Sperren gebracht wird. Ein Steuersignal befindet sich sodann auf dem Pegel L, wodurch ein PMOS-Transistor Qp26 durch­ geschaltet wird. Das Steuersignal EDSH wird daher der Löschspannung VppE potentialmäßig gleich. Die Übertra­ gungsgatter Qn21, Qn22, . . . gemäß Fig. 8 schalten in Abhängigkeit vom Steuersignal EDSH durch. Der Entladungskreis 98 wird aktiviert, wenn das Steuersignal den Pegel L besitzt.

Die Blocklöschoperation des NAND-Zellen-EEPROMs 10 findet auf folgende Weise statt. In Fig. 12 stehen eine Periode oder Zeitspanne t1-t2 für eine Löschausführperiode und eine Zeitspanne t3-t4 für eine Entladungsperiode.

Gemäß Fig. 12 wird das Löschsteuersignal ERASE zunächst positiv in Richtung auf den (hohen) Pegel H hochgezogen (ramped), wodurch die Einleitung einer Löschoperation herbeigeführt wird. Ein Zeilendecodierer-Freigabesignal RDENB besitzt den Pegel H; unter den Speicherzellenblöcken MB wird ein bestimmter Speicherzellenblock in Abhän­ gigkeit von der logischen Summe aus diesem Freigabesignal und einer Eingangs- oder Eingabeadresse ai für Löschung gewählt. Sodann befinden sich die Steuersignale , RESET auf dem (niedrigen) Pegel L, so daß die Leitungen (für) VppSG, Vwell, CD1-CD8, ERASEH auf die Stromversor­ gungsspannung Vcc voraufgeladen werden. Das Signal erholt sich auf den Pegel H, und die Löschfreigabesignale , befinden sich auf dem Pegel L. Als Ergebnis werden alle Wählgateleitungen, die Steuergateleitungen der nichtgewählten Speicherzellenblöcke, die Wannenspan­ nung Vwell und die Substratspannung Vsub zwangsweise zum Anstieg in Richtung auf die Löschspannung VppE gebracht.

Nach Ablauf einer vorbestimmten Zeitspanne befindet sich das Löschfreigabe-Steuersignal auf dem Pegel H, so daß der gemeinsame Ausgangskreis 90 betriebsunfähig bzw. unwirksam gemacht und dadurch jeder Schalterkreis 92 elektrisch vom Verstärkerkreis (Löschspannungsgenerator) 26 gemäß Fig. 1 getrennt wird. Wenn das Steuersignal den Pegel L aufweist, liegt das Signal auf dem Pegel L. Das Steuersignal EDSH wird der Löschspannung VppE potentialmäßig gleich. Die Leitungen VppSG, Vwell, CD1-CD8 beginnen sich zusammen bzw. gemeinsam über den Entladungskreis 98 zu entladen. Der Entladungspotential­ pegel nähert sich dem Pegel Vcc-|Vthp| an.

Wenn die Entladungsspannung dem obigen Pegel potentialmä­ ßig gleich ist, geht ein Entladungsbeendigungssignal auf den Pegel L über. Mit bzw. nach einer bestimmten Zeitspanne steigt das Freigabesignal auf den Pegel H an, und das Steuersignal RESET befindet sich sodann auf dem Pegel H. Alle betreffenden Schaltungsknotenpunkte werden somit auf ihren Anfangszustand, den sie vor dem Löschmodus eingenommen haben, rückgesetzt. Daraufhin ist die Löschoperation abgeschlossen. In Fig. 12 ist mit Vsw-out eine pulsierende Wellenform der Ausgangsspannung der Schalterkreise 92 gemäß Fig. 8 bezeichnet. Gemäß Fig. 12 ist weiterhin eine Lese-Einschreibspannung VppRW, die an die Schaltung 76 gemäß Fig. 7 angelegt wird, ein Spannungssignal, das der Löschspannung VppE potentialmä­ ßig gleich und während der Programmierung der Einschreib­ spannung VppW gleich ist.

Mit der erfindungsgemäßen Blocklöschtechnik kann erfolg­ reich ein gewünschter einzelner Speicherzellenblock MB individuell für Löschung gewählt werden. Während der Blocklöschung wird die Löschspannung VppE an alle Wähl­ gateleitungen SG angelegt, so daß die Potentialbelastung am Wählgateteil jedes Speicherzellenblocks gemildert sein kann. Hierdurch kann hohe Betriebszuverlässigkeit erzielt werden. Die Löschoperations-Zuverlässigkeit kann weiter­ hin dadurch verbessert werden, daß ein etwaiges ungewoll­ tes Löschen durch Verzögern entweder der Potentialan­ stiegsgeschwindigkeit an jedem Teil der internen Elemen­ te, an welche die Löschspannung während der Löschoperati­ on angelegt wird, oder der Entladungsgeschwindigkeit am gleichen Teil nach der Löschoperation unterbunden wird, und damit jede mögliche Potentialänderung zwangsweise innerhalb eines schmalen zulässigen Bereichs zu halten.

Claims (9)

1. Elektrisch löschbare und programmierbare Halbleiter- Speicheranordnung, umfassend ein Array (16) aus Zeilen und Spalten von in eine Vielzahl von Spei­ cher(zellen)blöcken (MB) unterteilten Speicherzellen, die jeweils einen Speicherzellentransistor mit einer (Ladungs-)Trägerspeicherschicht (30) und einem Steuer­ gate (32) aufweisen, den Zeilen von Speicherzellen in jedem der Speicherblöcke zugeordnete Pro­ gramm(ier)leitungen (WL) und den Spalten der Spei­ cherzellen in jedem Speicherblock zugeordnete Daten­ übertragungsleitungen (BL), dadurch gekennzeichnet, daß die Anordnung ferner eine Löscheinrichtung (18, 22, 24, 26, 28), um einen (an)gewählten der Speicherblöcke einer Löschoperation unterwerfen zu lassen, während die restlichen Speicherblöcke als nichtgewählte Speicherblöcke in ihrem Datenspeicherzustand unverän­ dert gehalten werden bzw. bleiben, umfaßt und die Löscheinrichtung eine Spannungsanlegeeinrichtung (18, 22, 24) zum selektiven Anlegen eines geeigneten oder zweckmäßigen Spannungspotentials an die Steuer­ gates (32) von Speicherzellentransistoren im gewählten Speicherblock aufweist, so daß die Bewegung von (Ladungs-)Trägern zu oder von den Trägerspeicher­ schichten derselben zugelassen wird, während das interne elektrische Feld der Speicherzellentransi­ storen in den nichtgewählten Speicherzellentransi­ storen ausreichend schwach gehalten wird, um eine Bewegung von Trägern darin zu verhindern.

2. Anordnung nach Anspruch 1, gekennzeichnet durch ein Halbleiter-Substrat (12) und eine im Substrat vorgesehene Halbleiter-Wannenzone (14) eines vom Leitungstyp des Substrats verschiedenen Leitungstyps, wobei das Array (16) der Speicherzellen in der Wannen­ zone angeordnet ist.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsanlegeeinrichtung (18, 22, 24) ein Massepotential an die Steuergates der Speicherzellen­ transistoren im (an) gewählten Speicher(zellen)block anlegt, während sie ein vorgegebenes Potential (VppE) an die Wannenzone (14) und die Steuergates der Spei­ cherzellentransistoren in den nichtgewählten Spei­ cherblöcken anlegt, so daß die Potentialdifferenz zwischen der Wannenzone und den Trägerspeicher­ schichten in den nichtgewählten Speicherblöcken praktisch Null beträgt.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellentransistoren in jedem der Speicher­ blöcke in einer Vielzahl von Reihenschaltungen (U) von Speicherzellentransistoren, denen die Datenübertra­ gungsleitungen jeweils zugeordnet sind, angeordnet sind.

5. Anordnung nach Anspruch 4, gekennzeichnet durch eine in den Reihenschaltungen (U) der Speicherzellentran­ sistoren angeordnete und ein Steuergate aufweisende Schalttransistoreinheit (S1), die selektiv durch­ schaltbar ist, um eine der Reihenschaltungen mit einer entsprechenden, ihr zugeordneten Datenübertra­ gungsleitung zu verbinden, und eine mit dem Steuergate verbundene Steuerleitung (SG1), wobei die Spannungs­ anlegeeinrichtung die Steuerleitung mit dem vorgege­ benen Potential (VppE) während der Anlegung desselben an die Wannenzone und die Steuergates der Speicherzellentransistoren in den nichtgewählten Speicherblöcken beaufschlagt.

6. Anordnung nach Anspruch 5, gekennzeichnet durch eine Potentialänderung-Unterdrückungseinrichtung (22, 26), um dann, wenn der (an)gewählte Speicherblock der Löschoperation unterworfen wird, eine Potentialände­ rung unter den variablen Spannungen auf den Programm­ leitungen, die den Speicherzellentransistoren in den nichtgewählten Speicherblöcken zugeordnet sind, der Steuerleitung (SG1) jedes der gewählten und nichtge­ wählten Speicherblöcke und der Wannenzone auf einer kleineren Größe zu halten (causing) als eine der Speicheranordnung extern zuzuspeisende Stromversor­ gungsspannung (Vcc).

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Potentialänderung-Unterdrückungseinrichtung umfaßt:
eine gemeinsame oder Sammel-Spannungsgeneratoreinheit (26) zum Generieren einer Spannung des vorgegebenen Potentials, die gemeinsam den Programmleitungen in den nichtgewählten Speicherblöcken, der Steuerleitung (SG1) in jedem der gewählten und nichtgewählten Speicherblöcke sowie der Wannenzone zuspeisbar ist.

8. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Potentialänderung-Unterdrückungseinrichtung umfaßt:
eine Entladungssteuereinheit (22), um die Programm­ leitungen in den nichtgewählten Speicherblöcken, die Steuerleitung (SG1) in jedem der gewählten und nicht­ gewählten Speicherblöcke sowie die Wannenzone (sich) am Ende der Löschoperation praktisch gleichzeitig entladen zu lassen.

9. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die gemeinsame Spannungsgeneratoreinheit einen Span­ nungsabhebe- oder -verstärkerkreis (26) zum Erzeugen einer Bootstrap-Spannung, die potentialmäßig größer ist als die Stromversorgungsspannung, als die Spannung des vorgegebenen Potentials aufweist.