JP3892612B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭ等の半導体装置に関する。
【０００２】
【従来の技術】
周知のように、フラッシュメモリは、メモリセルとしてスタックゲート構造のトランジスタ用い、特に、ＮＯＲ型と呼ばれるフラッシュＥＥＰＲＯＭでは書き込み時にはチャネルホットエレクトロンを用い、消去時にはＦＮトンネル電流を用いるのが一般的である。消去動作は種々の方式があるが、インテル社のフラッシュメモリの一種のＥＴＯＸ（EPROM Tunnel Oxide）ではセルのゲートを接地し、ソースに高電圧（約１０Ｖ）を印加して浮遊ゲートとソース間に電界を加え、ＦＮトンネル電流を流す。あるいはＡＭＤ社が提案した負ゲート・ソース消去方式のように、消去時にセルのゲートに負電圧（約−１０Ｖ）を印加し、ソースに正電圧（約５Ｖ）を印加して浮遊ゲートとソース間にＦＮトンネル電流を流す方式が一般的であった。
【０００３】
しかし、セルサイズをスケーリングしていくに従い、消去時にセルのソースに印加される高電圧が問題となってくる。印加される高電圧に耐え得るように接合耐圧を向上させる構成としては、ソース領域に二重拡散構造を用いることが考えられる。すなわち、ソース領域としてのＮ+（Ａｓ）領域を覆うＮ-（Ｐ）領域を形成することにより耐圧を向上できる。しかし、この二重拡散構造はチャネル長のスケーリングを防げる要因となっている。すなわち、十分な耐圧を得るためにＮ-領域を形成することにより、Ｙj（拡散層とゲートとのオーバーラップ長）の増加は約０．２μｍと見積れる。しかし、デバイスが一層微細化され、特に、０．２５μｍ以下の世代を考えると、Ｙj部分を含むチャネル長Ｌは、
Ｌ＝Ｌeff＋０．２μｍ＞＞０．２５μｍ
（Ｌeff：実効チャネル長）
となりセルサイズを縮小する上で大きな弊害となる。
【０００４】
上記問題を解決するためチャネル消去方式が開発されている。この方式は、消去時に基板（＝ソース）とワード線の相互間に高電圧を印加し、浮遊ゲートと基板間にトンネル電流を流す方式である。基板とソースが同電位（もしくはソースがフローティングでも可）であるため、ソースの接合耐圧を考える必要がなく、二重拡散構造が不要となる。
【０００５】
しかし、この方式は、浮遊ゲートと基板間の容量が大きいため、ソース消去方式と比較して、消去時にセルのゲートと基板間に大きな電圧を印加する必要がある。このため、セルのゲート（ワード線）に所定の電圧を供給するデコード回路や、基板に所定の電圧を供給するデコード回路を構成するトランジスタの耐圧が問題となる。そこで、これらトランジスタの耐圧が問題とならないよう、各部の電圧が考慮されている。
【０００６】
図６（ａ）（ｂ）（ｃ）は、メモリセルの各部に供給されるバイアス電圧の関係を示している。図6（ａ）（ｂ）に示すように、トランジスタの耐圧を低く抑えるためには、消去時にセルの制御ゲートに負電圧（Ｖｇ＝−８Ｖ）を印加し、基板に正の高電圧（Ｖsub＝１０Ｖ）を印加するのが良い。また、チャネル消去の場合、図６（ｃ）に示すように、メモリセルＭＣは、Ｎ型ウェルによりＰ型基板と分離されたＰ型ウェル内に形成され、セルの基板電圧ＶsubはＰ型ウェルとＮ型ウェルに供給される。
【０００７】
この方式によれば、デコード回路を耐圧１０Ｖのトランジスタにより構成できる。これに対して、制御ゲートあるいは基板だけに耐圧性能を持たせようとすると、約２０Ｖの耐圧を有するトランジスタが必要となる。このように、トランジスタの耐圧電圧が高くなると、ｔｏｘ．（酸化膜の膜厚）やＬ（チャネル長）等を耐圧１０Ｖのトランジスタの倍としなければならない。このため、デコード回路によるチップ占有面積が膨大となる。
【０００８】
図７乃至図９は、チャネル消去のバイアス電圧をセルの各部に印加するための回路例を示している。
【０００９】
図７は、行デコード回路（ワード線ドライバ）の一例を示している。この行デコード回路において、論理回路７１ａは０〜Ｖdd系のアドレス信号とErase信号をデコードする。このデコード出力信号は、レベルシフタ７１ｂにより電圧ＶSW 、ＶBB系の信号に変換される。ここで、ＶSWはワード線のハイレベルであり、ＶBBはワード線のローレベルである。このレベルシフタ７１ｂの出力信号は駆動回路としてのインバータ回路７１ｃを介してワード線に電圧ＶWLとして供給される。
【００１０】
図９は、ワード線の電圧ＶWLを示している。このように、ワード線の電圧ＶWLは、データの読み出し、プログラム、消去に応じて設定される。これら電圧ＶSW 、ＶBBはいずれも絶対値が１０Ｖ以内とされ、デコード回路内のトランジスタの耐圧条件を満たしている。
【００１１】
図８は、図７に示すレベルシフタの回路構成の一例を示している。
【００１２】
図１０は、セルアレイが形成される基板（Ｐ型ウェル）に電位を供給するデコード回路の一例を示している。このデコード回路において、論理回路１００aは、ブロックアドレス信号とＥｒａｓｅ信号をデコードする。このデコード出力信号はレベルシフタ１００ｂに供給され、電圧ＶHと接地レベルの信号に変換される。ここで、電圧ＶHは例えば１０Ｖである。このレベルシフタ１００ｂの出力信号は駆動回路としてのインバータ回路１００ｃを介してＰ型ウェルに供給される。
【００１３】
【発明が解決しようとする課題】
次に、負ゲート・チャネル消去方式を実現するための課題について説明する。
【００１４】
図１１は、デコーダ内のＮチャネルトランジスタ（ＮＭＯＳ）、Ｐチャネルトランジスタ（ＰＭＯＳ）及びメモリセル（ＭＣ）の断面図を示し、図１２は図１１の等価回路を示している。これらＮチャネルトランジスタ、Ｐチャネルトランジスタ及びメモリセルと、各ウェルや基板との間には寄生容量Ｃ１〜Ｃ５が存在する。これら寄生容量Ｃ１〜Ｃ５は次の通りである。図１３は寄生容量Ｃ１〜Ｃ５を示す等価回路である。
【００１５】
Ｃ１：メモリセルの制御ゲートと基板（Ｐ型ウェル）間の容量＝（制御ゲートと浮遊ゲート間の容量）及び（浮遊ゲートと基板間の容量）の直列容量
Ｃ２：ブロック基板（Ｎ型ウェル、Ｐ型ウェル）と基板間の容量
Ｃ３：デコーダのハイレベル（Ｎ型ウェル）を基板間の容量
Ｃ４：デコーダのハイレベル（ＶSW）とローレベル（ＶBB）間の容量
Ｃ５：デコーダのロウレベル（ＶBB）と基板間の容量（含配線容量）
ところで、この種の不揮発性半導体記憶装置は、消去動作終了時に、読み出し動作ができる状態にリセットする必要がある。すなわち、ワード線の電圧ＶWLを−８Ｖから０Ｖとし、ウェルの電圧Ｖwellを１０Ｖから０Ｖとする必要がある。このようにワード線の電圧及びウェルの電圧をリセットする際に問題となるのは、各ノードのリセットの順番である。
【００１６】
図１４、図１５は、消去終了後に各ノードがリセットされていく様子を極端な例をあげて示している。
【００１７】
図１４は、ワード線の電圧ＶWL（ＶBB＝−８Ｖ）をウェルの電圧よりも先にリセットする場合の動作波形を示している。
【００１８】
ワード線の電圧ＶWLが−８Ｖから０Ｖとなるとき、図１１に示す容量Ｃ１によりウェルの電位Ｖwellも上昇される。このＶwellは図１０に示すように、電圧ＶHと接地電位が電源として供給されるインバータ回路１００ｃにより駆動される。このため、ウェルの電位Ｖwellが上昇すると、図１６（ａ）（ｂ）に示すように、インバータ回路１００ｃを構成するＰチャネルトランジスタ（ＶH系、Ｎ型ウェル内）において、拡散層とＮ型ウェルの間で電圧Ｖwellから電圧ＶHへのフォワードバイアス状態が生じる。
【００１９】
この状態において、最悪の場合、電圧Ｖwellと基板間に電圧ＶHがベースに供給されるバイポーラトランジスタができて、大量のホールが基板内に放出され、これがトリガとなってラッチアップを引き起こす虞がある。
【００２０】
一方、電圧ＶBBが比較的ゆっくり変化する場合、ウェル電位Ｖwellの上昇は、Ｐチャネルトランジスタを介して電圧ＶHの上昇を招く。この電圧ＶHは最大電圧１０Ｖに設定しているため、電圧ＶHがこれ以上上昇した場合、トランジスタの耐圧問題を招く。
【００２１】
図１５は、ワード線の電位より先にウェル電位をリセットする場合の動作波形を示し、図１７（ａ）（ｂ）は、ワード線とウェルのデコード回路を示している。
【００２２】
この場合、ウェル電位Ｖwellがリセットされると、図１７（ａ）（ｂ）に示すように、ウェル電圧とカップリングしている容量Ｃ１により、ワード線の電圧ＶWLがアンダーシュートする。このとき、図１７（ｂ）に示すように、Ｐ型ウェル内のＮチャネルトランジスタの拡散層でフォワードバイアスが起こり、最悪の場合、ラッチアップを引き起こす虞がある。
【００２３】
一方、ウェルの電圧がゆっくり変化する場合、電圧ＶBBが引き下げられてアンダーシュートする。行デコーダ内の電圧ＶSW−ＶBBがほぼ最大電圧１０Ｖに設定されている場合、電圧ＶBBがアンダーシュートした場合、最大電圧１０Ｖを越えることとなり、トランジスタの耐圧問題を招く。
【００２４】
上記の例はいずれも極端な場合を示している。しかし、消去終了時に電圧ＶWLと電圧Ｖwellを同時にリセットしようとしても内部の寄生容量や、抵抗、その他の電気特性、温度特性などを考慮すると、同時にリセットしているつもりでも必ず上記のような場合が発生する。したがって、どのような場合でもフォワードバイアスあるいはトランジスタの耐圧問題を起こさぬような配慮が必要である。
【００２５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは
電源電圧以上の電位差を有する二つのノード間の電位をリセットする際に、寄生容量によるトランジスタの拡散層と基板相互間でのフォワードバイアスを防止でき、且つトランジスタの耐圧問題を回避可能な半導体装置を提供しようとするものである。
【００２６】
【課題を解決するための手段】
本発明の半導体装置の第１の態様は、電源電圧以上の電位差を有し、寄生容量を介して接続された第１、第２のノードと、前記第１、第２のノードの相互間に接続され、前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１、第２のノードと接地間にそれぞれ設けられ、前記第１のスイッチ回路がオンとされた後にオンとされる第２、第３のスイッチ回路とを具備し、前記第１のスイッチ回路は、電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタとを具備している。
【００２７】
本発明の半導体装置の第２の態様は、複数のブロックに分割され、各ブロックは複数のメモリセルと、これらメモリセルに接続された複数のワード線、ビット線を有するメモリセルアレイと、前記メモリセルを選択するロウデコーダと、前記ロウデコーダに前記ワード線に供給される電圧を供給する第１のデコーダと、前記メモリセルが形成される基板に基板電圧を供給する第２のデコーダと、前記ワード線の電圧が供給される第１のノードと前記基板電圧が供給される第２のノードの相互間に接続され、前記メモリセルの消去後、前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１のノードと前記第１のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第２のスイッチ回路と、前記第２のノードと前記第２のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第３のスイッチ回路とを具備している。
【００２８】
本発明の半導体装置の第３の態様は、ウェル内にスタックゲート構造のトランジスタからなる複数のメモリセルが形成され、電気的に一括してこれらメモリセルのデータが消去され、消去時には各メモリセルの制御ゲートに負電圧が印加され、前記ウェルに正の電圧が印加されるチャネル消去方式を用いた半導体装置であって、前記ウェルに電圧を供給する第１のノードと前記メモリセルの制御ゲートに電圧を供給する第２のノードとの相互間に接続され、消去終了時にオンとされ前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１のノードと接地間、及び前記第２のノードと接地間にそれぞれ接続され、前記第１のスイッチ回路がオンとされた後、オンとされる第２、第３のスイッチ回路とを具備し、前記第１のスイッチ回路は、電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタとを具備している。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３４】
上述したように、セルの制御ゲートと基板との相互間には寄生容量Ｃ１があり、これら制御ゲートと基板両端にトンネル電流を流せるような高電圧（約２０Ｖ）を印加した状態で、制御ゲートあるいは基板の一方を接地することにより上記問題が生じている。すなわち、消去状態でトランジスタの耐圧電圧に相当する電圧がワード線の電圧、あるいはウェルの電圧に設定されている。このため、その状態から制御ゲートあるいは基板の一方を接地すると、寄生容量Ｃ１により、ウェルの電圧、あるいはワード線の電圧がオーバーシュート、あるいはアンダーシュートする。これらオーバーシュート、あるいはアンダーシュートが生じた場合、フォワードバイアスが生じたりトランジスタの耐圧問題が発生する。
【００３５】
そこで、本発明ではワード線の電圧ＶWLや、ウェルの電圧Ｖwellを接地する前に、先ずこれら電圧ＶWLとＶwellとの電位差が除去される。具体的には消去後のリセットに先立ち電圧ＶWLとＶwellをショートし、寄生容量Ｃ１の両端にかかる電圧を０Ｖとする。このショート終了後、ワード線電圧やウェル電圧のリセット動作を行なう。
【００３６】
図１は、本発明の基本原理を示している。すなわち、図１（ａ）に示すように、制御ゲート−基板間の寄生容量Ｃ１にはスイッチＳＷが並列接続される。このスイッチＳＷは同図（ｂ）に示すように、例えばトランスファーゲートにより構成されている。メモリセルの消去後、先ず、このスイッチＳＷがオンとされ、寄生容量Ｃ１の両端がショートされてワード線の電圧ＶWLとウェルの電圧Ｖwellの電位差が０Ｖとされる。寄生容量Ｃ１の両端の電位はウェル電圧のハイレベルＶH（１０Ｖ）とワード線のローレベルＶBB（−８Ｖ）の中間となるため、フォワードバイアスの心配は無くなる。
【００３７】
リセット動作は、寄生容量Ｃ１の両端をショートしたまま、寄生容量Ｃ１の各ノードを接地しても良いし、ショートを解除した後、寄生容量Ｃ１の各ノードを別々に接地しても良い。このリセット動作を行うために、寄生容量Ｃ１の各ノードと接地間に後述するスイッチ回路がそれぞれ接続される。
【００３８】
上記構成によれば、寄生容量Ｃ１をスイッチ回路ＳＷによりショートし、寄生容量Ｃ１の両ノードの電位差をゼロとした後、寄生容量の各ノードを接地している。このため、デコード回路を構成するトランジスタのフォワードバイアスや耐圧問題を回避できる。
【００３９】
（第1の実施例）
上記基本原理では、ショート動作を理想的に行える場合を示したが、実際にショート動作を実現するにはもう一工夫必要である。
【００４０】
上記のように、消去動作時には寄生容量Ｃ１の両端には約２０Ｖの電圧が印加されている。このため、図１（ｂ）に示すように、通常のトランジスタにより構成されたトランスファーゲートを用いて容量Ｃ１をショートする場合、トランスファーゲートを構成するトランジスタは約２０Ｖの耐圧が必要である。これまでの説明では、全てのトランジスタに印加される電圧を１０Ｖ以内と仮定してきた。それはデコード回路のサイズを妥当な大きさとするため、回路素子の微細化が必須だからである。仮に、上記のようにショート用のトランジスタに２０Ｖ以上の耐圧が必要となると、この部分は特殊な素子となってしまう。特殊な素子の導入はプロセス工程を複雑としコストの高騰を招くため得策ではない。
【００４１】
本発明の第1の実施例は、耐圧の高い特殊な素子を用いることなく、正、負の電圧をショートさせる回路を提供する。
【００４２】
図２（ａ）（ｂ）は、不揮発性半導体記憶装置、例えばＮＯＲ型フラッシュメモリに本発明を適用した場合を示している。このフラッシュメモリは、例えば３２Ｍビットの記憶容量を有している。図２（ａ）において、メモリセルアレイ１１は、６４個のブロックに分割され、１ブロックは６４Ｋバイトで構成されている。消去はこの１ブロック単位に行われる。
【００４３】
図２（ｂ）に示すように、各ブロックは行及び列に複数のメモリセルＭＣが配置されたメモリセルアレイ１２、このメモリセルアレイ１２のワード線ＷＬを選択するロウデコーダ１３、ビット線ＢＬを選択するカラムデコーダ１４を有している。さらに、前記ロウデコーダ１３には第１のブロックデコーダ１５が接続され、メモリセルアレイ１２のＰ型ウェル及びＮ型ウェルには第２のブロックデコーダ１６が接続されている。前記第１のブロックデコーダ１５は、データの読み出し、プログラム、消去に応じて、ワード線を駆動するための電圧ＶWLを生成する。すなわち、第１のブロックデコーダ１５は、消去時にワード線のローレベルとして電圧ＶBB（−８Ｖ）を発生し、非消去時はローレベルとして接地電位を発生する。また、前記第２のブロックデコーダ１６は、データの読み出し、プログラム、消去に応じて、基板の電圧Ｖwellを生成する。すなわち、第２のブロックデコーダ１６は、消去時に電圧ＶH（１０Ｖ）を発生し、非消去時は接地電位を発生する。
【００４４】
メモリセルアレイ１２は、図１１と同様の構成とされている。第１のブロックデコーダ１５は、図７、図８と同様の構成とされ、第２のブロックデコーダ１６は、図１０と同様の構成とされている。
【００４５】
前記ロウデコーダ１３と基板の相互間にはスイッチ回路ＳＷ１が接続されている。このスイッチ回路ＳＷ１は、制御回路１７からの信号に応じて、消去終了後でリセット動作前にセルの制御ゲートとＰ型ウェルとの間に存在する寄生容量Ｃ１をショートする。前記第１のブロックデコーダ１５とロウデコーダ１３の相互間にはスイッチ回路ＳＷ２が接続され、第２のブロックデコーダ１６と基板の相互間にはスイッチ回路ＳＷ３が接続されている。前記スイッチ回路ＳＷ１とＳＷ３が接続されるノードＮ１と接地間にはスイッチ回路ＳＷ４が接続され、前記スイッチ回路ＳＷ１とＳＷ２が接続されるノードＮ２と接地間にはスイッチ回路ＳＷ５が接続されている。
【００４６】
図３は、図２の要部を具体的に示す回路構成図であり、図２と同一部分には同一符号を付す。前記スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、Ｑ２とＰチャネルトランジスタＱ３とにより構成されている。これらＮチャネルトランジスタＱ１、Ｑ２とＰチャネルトランジスタＱ３は基板電圧Ｖwellが供給されるノードＮ１とワード線の電圧ＶWLが供給されるノードＮ２との間にＱ１、Ｑ３、Ｑ２の順に直列接続される。ＮチャネルトランジスタＱ１のゲートには駆動回路３１が接続され、ＮチャネルトランジスタＱ２のゲートには駆動回路３２が接続されている。これら駆動回路３１、３２は前記制御回路１７を構成している。
【００４７】
前記駆動回路３１はショート制御信号（電源電圧（例えば２Ｖ）／接地電圧）に応じて電圧ＶSW又は接地電圧を発生するレベルシフタ３１aと、このレベルシフタ３１aの出力信号に応じてＮチャネルトランジスタＱ１のゲートを制御するインバータ回路３１ｂとにより構成されている。このインバータ回路３１ｂはレベルシフタ３１ａの出力信号に応じて電圧ＶSW又は接地電圧を前記ＮチャネルトランジスタＱ１のゲートに供給する。このＮチャネルトランジスタＱ１は、ゲートにＮチャネルトランジスタの閾値電圧ＶthN以上の電圧が供給されることによりオンし、閾値電圧未満の電圧が供給されることによりオフとなる。
【００４８】
また、前記駆動回路３２はショート制御信号に応じて電圧ＶSW又はワード線のローレベルの電圧ＶBBを発生するレベルシフタ３２aと、このレベルシフタ３２aの出力信号に応じてＮチャネルトランジスタＱ２のゲートを制御するインバータ回路３２ｂとにより構成されている。このインバータ回路３２ｂはレベルシフタ３２ａの出力信号に応じて電圧ＶSW 又は電圧ＶBBを前記ＮチャネルトランジスタＱ２のゲートに供給する。このＮチャネルトランジスタＱ２は、ゲートにＶWL＋ＶthN以上の電圧が供給されることによりオンし、ＶWL＋ＶthN未満の電圧が供給されることによりオフとなる。
【００４９】
前記ＮチャネルトランジスタＱ１の基板には接地電位が供給され、ＮチャネルトランジスタＱ２の基板にはワード線の電圧ＶWLが供給されている。また、前記ＰチャネルトランジスタＱ３のゲートは接地され、基板はＮチャネルトランジスタＱ１の接続ノードＮ３に接続されている。
【００５０】
さらに、前記基板電圧Ｖwellが供給されるノードＮ１と接地間にはスイッチ回路ＳＷ４を構成するトランスファーゲートが接続され、前記ワード線の電圧ＶWLが供給されるノードＮ２と接地間にはスイッチ回路ＳＷ５を構成するトランスファーゲートが接続される。これらスイッチ回路ＳＷ４、ＳＷ５は信号φ、／φにより制御される。
【００５１】
上記構成において、図４を参照して動作について説明する。
【００５２】
前記寄生容量Ｃ１の両端には電圧Ｖwell、ＶWLが印加されている。これら電圧Ｖwell、ＶWLの電位差Ｖwell−ＶWLはほぼ２０Ｖである。メモリセルアレイがブロック単位に消去された後、スイッチ回路ＳＷ２、ＳＷ３がオフとされ、ノードＮ１（Ｖwell）、Ｎ２（ＶWL＝ＶBB）がフローティング状態とされる。この後、ショート制御信号により、ＮチャネルトランジスタＱ１、Ｑ２がオンとされ、スイッチ回路ＳＷ１がオンとされる。したがって、容量Ｃ１の両端がトランジスタＱ１、Ｑ２、Ｑ３によりショートされる。
【００５３】
ノードＮ３の電圧はＰチャネルトランジスタＱ３により、Ｐチャネルトランジスタの閾値電圧ＶthP以下に下がることはない。このＰチャネルトランジスタＱ３がない場合、ＮチャネルトランジスタＱ２の導通に伴いノードＮ３が大きく負電圧となり、ＮチャネルトランジスタＱ１の拡散層と基板間がフォワードバイアスとなる虞がある。あるいは、ＮチャネルトランジスタＱ１の導通に伴いＮチャネルトランジスタＱ２の拡散層が高電圧となり、トランジスタＱ２がブレークダウンする虞を有している。ＰチャネルトランジスタＱ３はこれらを防止している。このため、ＮチャネルトランジスタＱ１は１０Ｖ以下で動作し、ＰチャネルトランジスタＱ３はウェル電圧＜ＶSW−ＶthN（ＶthNはＮチャネルトランジスタの閾値電圧）であるから１０Ｖ以下で動作する。このように、各トランジスタのゲートとソース／ドレインの相互間には１０Ｖ以下の電圧が印加される。
【００５４】
以上のように、ＮチャネルトランジスタＱ１、Ｑ２ の相互間にＰチャネルトランジスタを設けることにより、各トランジスタを耐圧以内で動作させることが可能である。したがって、高耐圧の特殊なトランジスタを形成する必要がない。
【００５５】
上記ショート動作ではノードＮ１の電圧Ｖwellと、ノードＮ２の電圧ＶWLは完全には一致しない。すなわち、これらノードが完全にショートする前にＰチャネルトランジスタＱ３がオフしてしまうからである。したがって、ショート動作を行なった後、スイッチＳＷ４、ＳＷ５をオンとしてノードＮ１、Ｎ２を別々に接地させる。
【００５６】
上記第１の実施例によれば、基板電圧Ｖwellが供給されるノードＮ１とワード線の電圧ＶWLが供給されるノードＮ２との間にスイッチ回路ＳＷ１を接続し、消去終了後に、このスイッチ回路ＳＷ１をオンとして寄生容量Ｃ１の両端をショートし、この後、スイッチＳＷ４、ＳＷ５によりノードＮ１とＮ２を接地している。このため、消去後のリセット時に寄生容量Ｃ１により、ウェル電圧あるいはワード線電圧がオーバーシュート、あるいはアンダーシュートすることを防止できる。したがって、フォワードバイアスによるラッチアップを防止できるとともに、トランジスタの耐圧問題を回避できる。
【００５７】
しかも、スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、ＰチャネルトランジスタＱ３、ＮチャネルトランジスタＱ２の直列回路により構成され、各トランジスタは規定の耐圧の範囲内で動作できる。換言すれば、規定の耐圧を有するトランジスタのみにより、耐圧以上の電位差のある両ノードをショートできる。このため、ショート動作のために高耐圧トランジスタを用いる必要がないため、製造プロセスの複雑化、製造コストの高騰、及びセルレイアウトの複雑化を防止できる。
【００５８】
また、ノードＮ１、Ｎ２のショート時に、スイッチＳＷ２、ＳＷ３をオフ状態とし、ノードＮ１、Ｎ２から第１、第２のブロックデコーダ１５、１６を切り離している。このため、メモリセルの制御ゲートと基板に電位を供給しているノードＮ１、Ｎ２のみを独立してリセットでき、ノードＮ１、Ｎ２間を高速に同電位とすることができる。
【００５９】
（第２の実施例）
図５は、本発明の第２の実施例の要部を示しており、図３と同一部分には同一符号を付している。上記第１の実施例は、ノードＮ１が正電位、ノードＮ２が負電位の場合について示したが、これに限定されるものではない。第２の実施例は、ノードＮ１が例えば２０Ｖであり、ノードＮ２が接地電位の場合を示している。この場合、ＮチャネルトランジスタＱ１のゲートには１０Ｖ＋ＶthN、又は１０Ｖが供給され、基板電圧Ｖsub1は１０Ｖに設定される。また、ＮチャネルトランジスタＱ２のゲートにはＶthN、又は０Ｖが供給され、基板電圧Ｖsub2は接地電圧とされる。ＰチャネルトランジスタＱ３のゲートには電圧ＶGP＝１０Ｖが供給される。電圧ＶGPとＮチャネルトランジスタＱ１の基板電位Ｖsub1との関係は、ＶGP≧Ｖsub1に設定される。トランジスタＱ１、Ｑ２のゲートは前記制御回路１７と同様の回路により制御される。
【００６０】
上記構成としても、各トランジスタを所定の耐圧の範囲内で動作させて、寄生容量Ｃ１をショートすることができる。
【００６１】
尚、上記第１、第２の実施例では、ＮＯＲ型フラッシュＥＥＰＲＯＭを例に説明したが、本発明は上記両実施例に限定されるものではなく、ＮＡＮＤ型フラッシュＥＥＰＲＯＭや、電源電圧以上の電位差を有する２つのノードをリセットする必要があるその他の半導体装置に適用可能である。
【００６２】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】
以上、詳述したようにこの発明によれば、電源電圧以上の電位差を有する二つのノード間の電位をリセットする際に、寄生容量によるチャネルトランジスタの拡散層と基板相互間でのフォワードバイアスを防止でき、且つトランジスタの耐圧問題を回避可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の基本原理を示すものであり、同図（ａ）は等価回路図、同図（ｂ）は同図（ａ）に示すスイッチ回路の一例を示す回路図。
【図２】本発明の第１の実施例を示すものであり、同図（ａ）は不揮発性半導体記憶装置のメモリセルアレイを概略的に示す平面図、同図（ｂ）は同図（ａ）の１つのブロックを示す構成図。
【図３】図２の要部を具体的に示す回路図。
【図４】図３の動作を示す波形図。
【図５】本発明の第２の実施例を示すものであり、要部を示す回路図。
【図６】図６（ａ）（ｂ）（ｃ）は、メモリセルの各部に供給されるバイアス電圧の関係を示している。
【図７】行デコード回路（ワード線ドライバ）の一例を示す構成図。
【図８】図７に示すレベルシフタの一例を示す回路図。
【図９】ワード線の電圧ＶWLを示す図。
【図１０】基板電位を供給するデコード回路の一例を示す回路図。
【図１１】デコード回路を構成するトランジスタとメモリセルを示す断面図。
【図１２】図１１の等価回路を示す回路図。
【図１３】図１１の寄生容量を示す等価回路図。
【図１４】ワード線の電圧をウェルの電圧よりも先にリセットする場合の動作を示す波形図。
【図１５】ワード線の電位より先にウェル電位をリセットする場合の動作を示す波形図。
【図１６】図１４に示す動作時の問題を説明するものであり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
【図１７】図１５に示す動作時の問題を説明するものであり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
【符号の説明】
１１、１２…メモリセルアレイ、
１３…ロウデコーダ、
１４…カラムデコーダ、
１５…第１のブロックデコーダ、
１６…第２のブロックデコーダ、
ＳＷ、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５…スイッチ回路、
Ｃ１…寄生容量、
Ｑ１、Ｑ２…Ｎチャネルトランジスタ、
Ｑ３…Ｐチャネルトランジスタ。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭ等の半導体装置に関する。
【０００２】
【従来の技術】
周知のように、フラッシュメモリは、メモリセルとしてスタックゲート構造のトランジスタ用い、特に、ＮＯＲ型と呼ばれるフラッシュＥＥＰＲＯＭでは書き込み時にはチャネルホットエレクトロンを用い、消去時にはＦＮトンネル電流を用いるのが一般的である。消去動作は種々の方式があるが、インテル社のフラッシュメモリの一種のＥＴＯＸ（EPROM Tunnel Oxide）ではセルのゲートを接地し、ソースに高電圧（約１０Ｖ）を印加して浮遊ゲートとソース間に電界を加え、ＦＮトンネル電流を流す。あるいはＡＭＤ社が提案した負ゲート・ソース消去方式のように、消去時にセルのゲートに負電圧（約−１０Ｖ）を印加し、ソースに正電圧（約５Ｖ）を印加して浮遊ゲートとソース間にＦＮトンネル電流を流す方式が一般的であった。
【０００３】
しかし、セルサイズをスケーリングしていくに従い、消去時にセルのソースに印加される高電圧が問題となってくる。印加される高電圧に耐え得るように接合耐圧を向上させる構成としては、ソース領域に二重拡散構造を用いることが考えられる。すなわち、ソース領域としてのＮ+（Ａｓ）領域を覆うＮ-（Ｐ）領域を形成することにより耐圧を向上できる。しかし、この二重拡散構造はチャネル長のスケーリングを防げる要因となっている。すなわち、十分な耐圧を得るためにＮ-領域を形成することにより、Ｙj（拡散層とゲートとのオーバーラップ長）の増加は約０．２μｍと見積れる。しかし、デバイスが一層微細化され、特に、０．２５μｍ以下の世代を考えると、Ｙj部分を含むチャネル長Ｌは、
Ｌ＝Ｌeff＋０．２μｍ＞＞０．２５μｍ
（Ｌeff：実効チャネル長）
となりセルサイズを縮小する上で大きな弊害となる。
【０００４】
上記問題を解決するためチャネル消去方式が開発されている。この方式は、消去時に基板（＝ソース）とワード線の相互間に高電圧を印加し、浮遊ゲートと基板間にトンネル電流を流す方式である。基板とソースが同電位（もしくはソースがフローティングでも可）であるため、ソースの接合耐圧を考える必要がなく、二重拡散構造が不要となる。
【０００５】
しかし、この方式は、浮遊ゲートと基板間の容量が大きいため、ソース消去方式と比較して、消去時にセルのゲートと基板間に大きな電圧を印加する必要がある。このため、セルのゲート（ワード線）に所定の電圧を供給するデコード回路や、基板に所定の電圧を供給するデコード回路を構成するトランジスタの耐圧が問題となる。そこで、これらトランジスタの耐圧が問題とならないよう、各部の電圧が考慮されている。
【０００６】
図６（ａ）（ｂ）（ｃ）は、メモリセルの各部に供給されるバイアス電圧の関係を示している。図6（ａ）（ｂ）に示すように、トランジスタの耐圧を低く抑えるためには、消去時にセルの制御ゲートに負電圧（Ｖｇ＝−８Ｖ）を印加し、基板に正の高電圧（Ｖsub＝１０Ｖ）を印加するのが良い。また、チャネル消去の場合、図６（ｃ）に示すように、メモリセルＭＣは、Ｎ型ウェルによりＰ型基板と分離されたＰ型ウェル内に形成され、セルの基板電圧ＶsubはＰ型ウェルとＮ型ウェルに供給される。
【０００７】
この方式によれば、デコード回路を耐圧１０Ｖのトランジスタにより構成できる。これに対して、制御ゲートあるいは基板だけに耐圧性能を持たせようとすると、約２０Ｖの耐圧を有するトランジスタが必要となる。このように、トランジスタの耐圧電圧が高くなると、ｔｏｘ．（酸化膜の膜厚）やＬ（チャネル長）等を耐圧１０Ｖのトランジスタの倍としなければならない。このため、デコード回路によるチップ占有面積が膨大となる。
【０００８】
図７乃至図９は、チャネル消去のバイアス電圧をセルの各部に印加するための回路例を示している。
【０００９】
図７は、行デコード回路（ワード線ドライバ）の一例を示している。この行デコード回路において、論理回路７１ａは０〜Ｖdd系のアドレス信号とErase信号をデコードする。このデコード出力信号は、レベルシフタ７１ｂにより電圧ＶSW 、ＶBB系の信号に変換される。ここで、ＶSWはワード線のハイレベルであり、ＶBBはワード線のローレベルである。このレベルシフタ７１ｂの出力信号は駆動回路としてのインバータ回路７１ｃを介してワード線に電圧ＶWLとして供給される。
【００１０】
図９は、ワード線の電圧ＶWLを示している。このように、ワード線の電圧ＶWLは、データの読み出し、プログラム、消去に応じて設定される。これら電圧ＶSW 、ＶBBはいずれも絶対値が１０Ｖ以内とされ、デコード回路内のトランジスタの耐圧条件を満たしている。
【００１１】
図８は、図７に示すレベルシフタの回路構成の一例を示している。
【００１２】
図１０は、セルアレイが形成される基板（Ｐ型ウェル）に電位を供給するデコード回路の一例を示している。このデコード回路において、論理回路１００aは、ブロックアドレス信号とＥｒａｓｅ信号をデコードする。このデコード出力信号はレベルシフタ１００ｂに供給され、電圧ＶHと接地レベルの信号に変換される。ここで、電圧ＶHは例えば１０Ｖである。このレベルシフタ１００ｂの出力信号は駆動回路としてのインバータ回路１００ｃを介してＰ型ウェルに供給される。
【００１３】
【発明が解決しようとする課題】
次に、負ゲート・チャネル消去方式を実現するための課題について説明する。
【００１４】
図１１は、デコーダ内のＮチャネルトランジスタ（ＮＭＯＳ）、Ｐチャネルトランジスタ（ＰＭＯＳ）及びメモリセル（ＭＣ）の断面図を示し、図１２は図１１の等価回路を示している。これらＮチャネルトランジスタ、Ｐチャネルトランジスタ及びメモリセルと、各ウェルや基板との間には寄生容量Ｃ１〜Ｃ５が存在する。これら寄生容量Ｃ１〜Ｃ５は次の通りである。図１３は寄生容量Ｃ１〜Ｃ５を示す等価回路である。
【００１５】
Ｃ１：メモリセルの制御ゲートと基板（Ｐ型ウェル）間の容量＝（制御ゲートと浮遊ゲート間の容量）及び（浮遊ゲートと基板間の容量）の直列容量
Ｃ２：ブロック基板（Ｎ型ウェル、Ｐ型ウェル）と基板間の容量
Ｃ３：デコーダのハイレベル（Ｎ型ウェル）を基板間の容量
Ｃ４：デコーダのハイレベル（ＶSW）とローレベル（ＶBB）間の容量
Ｃ５：デコーダのロウレベル（ＶBB）と基板間の容量（含配線容量）
ところで、この種の不揮発性半導体記憶装置は、消去動作終了時に、読み出し動作ができる状態にリセットする必要がある。すなわち、ワード線の電圧ＶWLを−８Ｖから０Ｖとし、ウェルの電圧Ｖwellを１０Ｖから０Ｖとする必要がある。このようにワード線の電圧及びウェルの電圧をリセットする際に問題となるのは、各ノードのリセットの順番である。
【００１６】
図１４、図１５は、消去終了後に各ノードがリセットされていく様子を極端な例をあげて示している。
【００１７】
図１４は、ワード線の電圧ＶWL（ＶBB＝−８Ｖ）をウェルの電圧よりも先にリセットする場合の動作波形を示している。
【００１８】
ワード線の電圧ＶWLが−８Ｖから０Ｖとなるとき、図１１に示す容量Ｃ１によりウェルの電位Ｖwellも上昇される。このＶwellは図１０に示すように、電圧ＶHと接地電位が電源として供給されるインバータ回路１００ｃにより駆動される。このため、ウェルの電位Ｖwellが上昇すると、図１６（ａ）（ｂ）に示すように、インバータ回路１００ｃを構成するＰチャネルトランジスタ（ＶH系、Ｎ型ウェル内）において、拡散層とＮ型ウェルの間で電圧Ｖwellから電圧ＶHへのフォワードバイアス状態が生じる。
【００１９】
この状態において、最悪の場合、電圧Ｖwellと基板間に電圧ＶHがベースに供給されるバイポーラトランジスタができて、大量のホールが基板内に放出され、これがトリガとなってラッチアップを引き起こす虞がある。
【００２０】
一方、電圧ＶBBが比較的ゆっくり変化する場合、ウェル電位Ｖwellの上昇は、Ｐチャネルトランジスタを介して電圧ＶHの上昇を招く。この電圧ＶHは最大電圧１０Ｖに設定しているため、電圧ＶHがこれ以上上昇した場合、トランジスタの耐圧問題を招く。
【００２１】
図１５は、ワード線の電位より先にウェル電位をリセットする場合の動作波形を示し、図１７（ａ）（ｂ）は、ワード線とウェルのデコード回路を示している。
【００２２】
この場合、ウェル電位Ｖwellがリセットされると、図１７（ａ）（ｂ）に示すように、ウェル電圧とカップリングしている容量Ｃ１により、ワード線の電圧ＶWLがアンダーシュートする。このとき、図１７（ｂ）に示すように、Ｐ型ウェル内のＮチャネルトランジスタの拡散層でフォワードバイアスが起こり、最悪の場合、ラッチアップを引き起こす虞がある。
【００２３】
一方、ウェルの電圧がゆっくり変化する場合、電圧ＶBBが引き下げられてアンダーシュートする。行デコーダ内の電圧ＶSW−ＶBBがほぼ最大電圧１０Ｖに設定されている場合、電圧ＶBBがアンダーシュートした場合、最大電圧１０Ｖを越えることとなり、トランジスタの耐圧問題を招く。
【００２４】
上記の例はいずれも極端な場合を示している。しかし、消去終了時に電圧ＶWLと電圧Ｖwellを同時にリセットしようとしても内部の寄生容量や、抵抗、その他の電気特性、温度特性などを考慮すると、同時にリセットしているつもりでも必ず上記のような場合が発生する。したがって、どのような場合でもフォワードバイアスあるいはトランジスタの耐圧問題を起こさぬような配慮が必要である。
【００２５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは
電源電圧以上の電位差を有する二つのノード間の電位をリセットする際に、寄生容量によるトランジスタの拡散層と基板相互間でのフォワードバイアスを防止でき、且つトランジスタの耐圧問題を回避可能な半導体装置を提供しようとするものである。
【００２６】
【課題を解決するための手段】
本発明の半導体装置の第１の態様は、電源電圧以上の電位差を有し、寄生容量を介して接続された第１、第２のノードと、前記第１、第２のノードの相互間に接続され、前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１、第２のノードと接地間にそれぞれ設けられ、前記第１のスイッチ回路がオンとされた後にオンとされる第２、第３のスイッチ回路とを具備し、前記第１のスイッチ回路は、電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタとを具備している。
【００２７】
本発明の半導体装置の第２の態様は、複数のブロックに分割され、各ブロックは複数のメモリセルと、これらメモリセルに接続された複数のワード線、ビット線を有するメモリセルアレイと、前記メモリセルを選択するロウデコーダと、前記ロウデコーダに前記ワード線に供給される電圧を供給する第１のデコーダと、前記メモリセルが形成される基板に基板電圧を供給する第２のデコーダと、前記ワード線の電圧が供給される第１のノードと前記基板電圧が供給される第２のノードの相互間に接続され、前記メモリセルの消去後、前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１のノードと前記第１のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第２のスイッチ回路と、前記第２のノードと前記第２のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第３のスイッチ回路とを具備している。
【００２８】
本発明の半導体装置の第３の態様は、ウェル内にスタックゲート構造のトランジスタからなる複数のメモリセルが形成され、電気的に一括してこれらメモリセルのデータが消去され、消去時には各メモリセルの制御ゲートに負電圧が印加され、前記ウェルに正の電圧が印加されるチャネル消去方式を用いた半導体装置であって、前記ウェルに電圧を供給する第１のノードと前記メモリセルの制御ゲートに電圧を供給する第２のノードとの相互間に接続され、消去終了時にオンとされ前記第１、第２のノードをショートする第１のスイッチ回路と、前記第１のノードと接地間、及び前記第２のノードと接地間にそれぞれ接続され、前記第１のスイッチ回路がオンとされた後、オンとされる第２、第３のスイッチ回路とを具備し、前記第１のスイッチ回路は、電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタとを具備している。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３４】
上述したように、セルの制御ゲートと基板との相互間には寄生容量Ｃ１があり、これら制御ゲートと基板両端にトンネル電流を流せるような高電圧（約２０Ｖ）を印加した状態で、制御ゲートあるいは基板の一方を接地することにより上記問題が生じている。すなわち、消去状態でトランジスタの耐圧電圧に相当する電圧がワード線の電圧、あるいはウェルの電圧に設定されている。このため、その状態から制御ゲートあるいは基板の一方を接地すると、寄生容量Ｃ１により、ウェルの電圧、あるいはワード線の電圧がオーバーシュート、あるいはアンダーシュートする。これらオーバーシュート、あるいはアンダーシュートが生じた場合、フォワードバイアスが生じたりトランジスタの耐圧問題が発生する。
【００３５】
そこで、本発明ではワード線の電圧ＶWLや、ウェルの電圧Ｖwellを接地する前に、先ずこれら電圧ＶWLとＶwellとの電位差が除去される。具体的には消去後のリセットに先立ち電圧ＶWLとＶwellをショートし、寄生容量Ｃ１の両端にかかる電圧を０Ｖとする。このショート終了後、ワード線電圧やウェル電圧のリセット動作を行なう。
【００３６】
図１は、本発明の基本原理を示している。すなわち、図１（ａ）に示すように、制御ゲート−基板間の寄生容量Ｃ１にはスイッチＳＷが並列接続される。このスイッチＳＷは同図（ｂ）に示すように、例えばトランスファーゲートにより構成されている。メモリセルの消去後、先ず、このスイッチＳＷがオンとされ、寄生容量Ｃ１の両端がショートされてワード線の電圧ＶWLとウェルの電圧Ｖwellの電位差が０Ｖとされる。寄生容量Ｃ１の両端の電位はウェル電圧のハイレベルＶH（１０Ｖ）とワード線のローレベルＶBB（−８Ｖ）の中間となるため、フォワードバイアスの心配は無くなる。
【００３７】
リセット動作は、寄生容量Ｃ１の両端をショートしたまま、寄生容量Ｃ１の各ノードを接地しても良いし、ショートを解除した後、寄生容量Ｃ１の各ノードを別々に接地しても良い。このリセット動作を行うために、寄生容量Ｃ１の各ノードと接地間に後述するスイッチ回路がそれぞれ接続される。
【００３８】
上記構成によれば、寄生容量Ｃ１をスイッチ回路ＳＷによりショートし、寄生容量Ｃ１の両ノードの電位差をゼロとした後、寄生容量の各ノードを接地している。このため、デコード回路を構成するトランジスタのフォワードバイアスや耐圧問題を回避できる。
【００３９】
（第1の実施例）
上記基本原理では、ショート動作を理想的に行える場合を示したが、実際にショート動作を実現するにはもう一工夫必要である。
【００４０】
上記のように、消去動作時には寄生容量Ｃ１の両端には約２０Ｖの電圧が印加されている。このため、図１（ｂ）に示すように、通常のトランジスタにより構成されたトランスファーゲートを用いて容量Ｃ１をショートする場合、トランスファーゲートを構成するトランジスタは約２０Ｖの耐圧が必要である。これまでの説明では、全てのトランジスタに印加される電圧を１０Ｖ以内と仮定してきた。それはデコード回路のサイズを妥当な大きさとするため、回路素子の微細化が必須だからである。仮に、上記のようにショート用のトランジスタに２０Ｖ以上の耐圧が必要となると、この部分は特殊な素子となってしまう。特殊な素子の導入はプロセス工程を複雑としコストの高騰を招くため得策ではない。
【００４１】
本発明の第1の実施例は、耐圧の高い特殊な素子を用いることなく、正、負の電圧をショートさせる回路を提供する。
【００４２】
図２（ａ）（ｂ）は、不揮発性半導体記憶装置、例えばＮＯＲ型フラッシュメモリに本発明を適用した場合を示している。このフラッシュメモリは、例えば３２Ｍビットの記憶容量を有している。図２（ａ）において、メモリセルアレイ１１は、６４個のブロックに分割され、１ブロックは６４Ｋバイトで構成されている。消去はこの１ブロック単位に行われる。
【００４３】
図２（ｂ）に示すように、各ブロックは行及び列に複数のメモリセルＭＣが配置されたメモリセルアレイ１２、このメモリセルアレイ１２のワード線ＷＬを選択するロウデコーダ１３、ビット線ＢＬを選択するカラムデコーダ１４を有している。さらに、前記ロウデコーダ１３には第１のブロックデコーダ１５が接続され、メモリセルアレイ１２のＰ型ウェル及びＮ型ウェルには第２のブロックデコーダ１６が接続されている。前記第１のブロックデコーダ１５は、データの読み出し、プログラム、消去に応じて、ワード線を駆動するための電圧ＶWLを生成する。すなわち、第１のブロックデコーダ１５は、消去時にワード線のローレベルとして電圧ＶBB（−８Ｖ）を発生し、非消去時はローレベルとして接地電位を発生する。また、前記第２のブロックデコーダ１６は、データの読み出し、プログラム、消去に応じて、基板の電圧Ｖwellを生成する。すなわち、第２のブロックデコーダ１６は、消去時に電圧ＶH（１０Ｖ）を発生し、非消去時は接地電位を発生する。
【００４４】
メモリセルアレイ１２は、図１１と同様の構成とされている。第１のブロックデコーダ１５は、図７、図８と同様の構成とされ、第２のブロックデコーダ１６は、図１０と同様の構成とされている。
【００４５】
前記ロウデコーダ１３と基板の相互間にはスイッチ回路ＳＷ１が接続されている。このスイッチ回路ＳＷ１は、制御回路１７からの信号に応じて、消去終了後でリセット動作前にセルの制御ゲートとＰ型ウェルとの間に存在する寄生容量Ｃ１をショートする。前記第１のブロックデコーダ１５とロウデコーダ１３の相互間にはスイッチ回路ＳＷ２が接続され、第２のブロックデコーダ１６と基板の相互間にはスイッチ回路ＳＷ３が接続されている。前記スイッチ回路ＳＷ１とＳＷ３が接続されるノードＮ１と接地間にはスイッチ回路ＳＷ４が接続され、前記スイッチ回路ＳＷ１とＳＷ２が接続されるノードＮ２と接地間にはスイッチ回路ＳＷ５が接続されている。
【００４６】
図３は、図２の要部を具体的に示す回路構成図であり、図２と同一部分には同一符号を付す。前記スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、Ｑ２とＰチャネルトランジスタＱ３とにより構成されている。これらＮチャネルトランジスタＱ１、Ｑ２とＰチャネルトランジスタＱ３は基板電圧Ｖwellが供給されるノードＮ１とワード線の電圧ＶWLが供給されるノードＮ２との間にＱ１、Ｑ３、Ｑ２の順に直列接続される。ＮチャネルトランジスタＱ１のゲートには駆動回路３１が接続され、ＮチャネルトランジスタＱ２のゲートには駆動回路３２が接続されている。これら駆動回路３１、３２は前記制御回路１７を構成している。
【００４７】
前記駆動回路３１はショート制御信号（電源電圧（例えば２Ｖ）／接地電圧）に応じて電圧ＶSW又は接地電圧を発生するレベルシフタ３１aと、このレベルシフタ３１aの出力信号に応じてＮチャネルトランジスタＱ１のゲートを制御するインバータ回路３１ｂとにより構成されている。このインバータ回路３１ｂはレベルシフタ３１ａの出力信号に応じて電圧ＶSW又は接地電圧を前記ＮチャネルトランジスタＱ１のゲートに供給する。このＮチャネルトランジスタＱ１は、ゲートにＮチャネルトランジスタの閾値電圧ＶthN以上の電圧が供給されることによりオンし、閾値電圧未満の電圧が供給されることによりオフとなる。
【００４８】
また、前記駆動回路３２はショート制御信号に応じて電圧ＶSW又はワード線のローレベルの電圧ＶBBを発生するレベルシフタ３２aと、このレベルシフタ３２aの出力信号に応じてＮチャネルトランジスタＱ２のゲートを制御するインバータ回路３２ｂとにより構成されている。このインバータ回路３２ｂはレベルシフタ３２ａの出力信号に応じて電圧ＶSW 又は電圧ＶBBを前記ＮチャネルトランジスタＱ２のゲートに供給する。このＮチャネルトランジスタＱ２は、ゲートにＶWL＋ＶthN以上の電圧が供給されることによりオンし、ＶWL＋ＶthN未満の電圧が供給されることによりオフとなる。
【００４９】
前記ＮチャネルトランジスタＱ１の基板には接地電位が供給され、ＮチャネルトランジスタＱ２の基板にはワード線の電圧ＶWLが供給されている。また、前記ＰチャネルトランジスタＱ３のゲートは接地され、基板はＮチャネルトランジスタＱ１の接続ノードＮ３に接続されている。
【００５０】
さらに、前記基板電圧Ｖwellが供給されるノードＮ１と接地間にはスイッチ回路ＳＷ４を構成するトランスファーゲートが接続され、前記ワード線の電圧ＶWLが供給されるノードＮ２と接地間にはスイッチ回路ＳＷ５を構成するトランスファーゲートが接続される。これらスイッチ回路ＳＷ４、ＳＷ５は信号φ、／φにより制御される。
【００５１】
上記構成において、図４を参照して動作について説明する。
【００５２】
前記寄生容量Ｃ１の両端には電圧Ｖwell、ＶWLが印加されている。これら電圧Ｖwell、ＶWLの電位差Ｖwell−ＶWLはほぼ２０Ｖである。メモリセルアレイがブロック単位に消去された後、スイッチ回路ＳＷ２、ＳＷ３がオフとされ、ノードＮ１（Ｖwell）、Ｎ２（ＶWL＝ＶBB）がフローティング状態とされる。この後、ショート制御信号により、ＮチャネルトランジスタＱ１、Ｑ２がオンとされ、スイッチ回路ＳＷ１がオンとされる。したがって、容量Ｃ１の両端がトランジスタＱ１、Ｑ２、Ｑ３によりショートされる。
【００５３】
ノードＮ３の電圧はＰチャネルトランジスタＱ３により、Ｐチャネルトランジスタの閾値電圧ＶthP以下に下がることはない。このＰチャネルトランジスタＱ３がない場合、ＮチャネルトランジスタＱ２の導通に伴いノードＮ３が大きく負電圧となり、ＮチャネルトランジスタＱ１の拡散層と基板間がフォワードバイアスとなる虞がある。あるいは、ＮチャネルトランジスタＱ１の導通に伴いＮチャネルトランジスタＱ２の拡散層が高電圧となり、トランジスタＱ２がブレークダウンする虞を有している。ＰチャネルトランジスタＱ３はこれらを防止している。このため、ＮチャネルトランジスタＱ１は１０Ｖ以下で動作し、ＰチャネルトランジスタＱ３はウェル電圧＜ＶSW−ＶthN（ＶthNはＮチャネルトランジスタの閾値電圧）であるから１０Ｖ以下で動作する。このように、各トランジスタのゲートとソース／ドレインの相互間には１０Ｖ以下の電圧が印加される。
【００５４】
以上のように、ＮチャネルトランジスタＱ１、Ｑ２ の相互間にＰチャネルトランジスタを設けることにより、各トランジスタを耐圧以内で動作させることが可能である。したがって、高耐圧の特殊なトランジスタを形成する必要がない。
【００５５】
上記ショート動作ではノードＮ１の電圧Ｖwellと、ノードＮ２の電圧ＶWLは完全には一致しない。すなわち、これらノードが完全にショートする前にＰチャネルトランジスタＱ３がオフしてしまうからである。したがって、ショート動作を行なった後、スイッチＳＷ４、ＳＷ５をオンとしてノードＮ１、Ｎ２を別々に接地させる。
【００５６】
上記第１の実施例によれば、基板電圧Ｖwellが供給されるノードＮ１とワード線の電圧ＶWLが供給されるノードＮ２との間にスイッチ回路ＳＷ１を接続し、消去終了後に、このスイッチ回路ＳＷ１をオンとして寄生容量Ｃ１の両端をショートし、この後、スイッチＳＷ４、ＳＷ５によりノードＮ１とＮ２を接地している。このため、消去後のリセット時に寄生容量Ｃ１により、ウェル電圧あるいはワード線電圧がオーバーシュート、あるいはアンダーシュートすることを防止できる。したがって、フォワードバイアスによるラッチアップを防止できるとともに、トランジスタの耐圧問題を回避できる。
【００５７】
しかも、スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、ＰチャネルトランジスタＱ３、ＮチャネルトランジスタＱ２の直列回路により構成され、各トランジスタは規定の耐圧の範囲内で動作できる。換言すれば、規定の耐圧を有するトランジスタのみにより、耐圧以上の電位差のある両ノードをショートできる。このため、ショート動作のために高耐圧トランジスタを用いる必要がないため、製造プロセスの複雑化、製造コストの高騰、及びセルレイアウトの複雑化を防止できる。
【００５８】
また、ノードＮ１、Ｎ２のショート時に、スイッチＳＷ２、ＳＷ３をオフ状態とし、ノードＮ１、Ｎ２から第１、第２のブロックデコーダ１５、１６を切り離している。このため、メモリセルの制御ゲートと基板に電位を供給しているノードＮ１、Ｎ２のみを独立してリセットでき、ノードＮ１、Ｎ２間を高速に同電位とすることができる。
【００５９】
（第２の実施例）
図５は、本発明の第２の実施例の要部を示しており、図３と同一部分には同一符号を付している。上記第１の実施例は、ノードＮ１が正電位、ノードＮ２が負電位の場合について示したが、これに限定されるものではない。第２の実施例は、ノードＮ１が例えば２０Ｖであり、ノードＮ２が接地電位の場合を示している。この場合、ＮチャネルトランジスタＱ１のゲートには１０Ｖ＋ＶthN、又は１０Ｖが供給され、基板電圧Ｖsub1は１０Ｖに設定される。また、ＮチャネルトランジスタＱ２のゲートにはＶthN、又は０Ｖが供給され、基板電圧Ｖsub2は接地電圧とされる。ＰチャネルトランジスタＱ３のゲートには電圧ＶGP＝１０Ｖが供給される。電圧ＶGPとＮチャネルトランジスタＱ１の基板電位Ｖsub1との関係は、ＶGP≧Ｖsub1に設定される。トランジスタＱ１、Ｑ２のゲートは前記制御回路１７と同様の回路により制御される。
【００６０】
上記構成としても、各トランジスタを所定の耐圧の範囲内で動作させて、寄生容量Ｃ１をショートすることができる。
【００６１】
尚、上記第１、第２の実施例では、ＮＯＲ型フラッシュＥＥＰＲＯＭを例に説明したが、本発明は上記両実施例に限定されるものではなく、ＮＡＮＤ型フラッシュＥＥＰＲＯＭや、電源電圧以上の電位差を有する２つのノードをリセットする必要があるその他の半導体装置に適用可能である。
【００６２】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】
以上、詳述したようにこの発明によれば、電源電圧以上の電位差を有する二つのノード間の電位をリセットする際に、寄生容量によるチャネルトランジスタの拡散層と基板相互間でのフォワードバイアスを防止でき、且つトランジスタの耐圧問題を回避可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の基本原理を示すものであり、同図（ａ）は等価回路図、同図（ｂ）は同図（ａ）に示すスイッチ回路の一例を示す回路図。
【図２】本発明の第１の実施例を示すものであり、同図（ａ）は不揮発性半導体記憶装置のメモリセルアレイを概略的に示す平面図、同図（ｂ）は同図（ａ）の１つのブロックを示す構成図。
【図３】図２の要部を具体的に示す回路図。
【図４】図３の動作を示す波形図。
【図５】本発明の第２の実施例を示すものであり、要部を示す回路図。
【図６】図６（ａ）（ｂ）（ｃ）は、メモリセルの各部に供給されるバイアス電圧の関係を示している。
【図７】行デコード回路（ワード線ドライバ）の一例を示す構成図。
【図８】図７に示すレベルシフタの一例を示す回路図。
【図９】ワード線の電圧ＶWLを示す図。
【図１０】基板電位を供給するデコード回路の一例を示す回路図。
【図１１】デコード回路を構成するトランジスタとメモリセルを示す断面図。
【図１２】図１１の等価回路を示す回路図。
【図１３】図１１の寄生容量を示す等価回路図。
【図１４】ワード線の電圧をウェルの電圧よりも先にリセットする場合の動作を示す波形図。
【図１５】ワード線の電位より先にウェル電位をリセットする場合の動作を示す波形図。
【図１６】図１４に示す動作時の問題を説明するものであり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
【図１７】図１５に示す動作時の問題を説明するものであり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
【符号の説明】
１１、１２…メモリセルアレイ、
１３…ロウデコーダ、
１４…カラムデコーダ、
１５…第１のブロックデコーダ、
１６…第２のブロックデコーダ、
ＳＷ、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５…スイッチ回路、
Ｃ１…寄生容量、
Ｑ１、Ｑ２…Ｎチャネルトランジスタ、
Ｑ３…Ｐチャネルトランジスタ。
Claims (6)
- 電源電圧以上の電位差を有し、寄生容量を介して接続された第１、第２のノードと、
前記第１、第２のノードの相互間に接続され、前記第１、第２のノードをショートする第１のスイッチ回路と、
前記第１、第２のノードと接地間にそれぞれ設けられ、前記第１のスイッチ回路がオンとされた後にオンとされる第２、第３のスイッチ回路とを具備し、
前記第１のスイッチ回路は、
電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、
電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、
電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタと
を具備することを特徴とする半導体装置。 - 複数のブロックに分割され、各ブロックは複数のメモリセルと、これらメモリセルに接続された複数のワード線、ビット線を有するメモリセルアレイと、
前記メモリセルを選択するロウデコーダと、
前記ロウデコーダに前記ワード線に供給される電圧を供給する第１のデコーダと、
前記メモリセルが形成される基板に基板電圧を供給する第２のデコーダと、
前記ワード線の電圧が供給される第１のノードと前記基板電圧が供給される第２のノードの相互間に接続され、前記メモリセルの消去後、前記第１、第２のノードをショートする第１のスイッチ回路と、
前記第１のノードと前記第１のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第２のスイッチ回路と、
前記第２のノードと前記第２のデコーダの出力端との相互間に接続され、前記第１のスイッチより先にオフとされる第３のスイッチ回路と
を具備することを特徴とする半導体装置。 - ウェル内にスタックゲート構造のトランジスタからなる複数のメモリセルが形成され、電気的に一括してこれらメモリセルのデータが消去され、消去時には各メモリセルの制御ゲートに負電圧が印加され、前記ウェルに正の電圧が印加されるチャネル消去方式を用いた半導体装置であって、
前記ウェルに電圧を供給する第１のノードと前記メモリセルの制御ゲートに電圧を供給する第２のノードとの相互間に接続され、消去終了時にオンとされ前記第１、第２のノードをショートする第１のスイッチ回路と、
前記第１のノードと接地間、及び前記第２のノードと接地間にそれぞれ接続され、前記第１のスイッチ回路がオンとされた後、オンとされる第２、第３のスイッチ回路とを具備し、
前記第１のスイッチ回路は、
電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、
電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、
電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタと
を具備することを特徴とする半導体装置。 - 前記第１のスイッチ回路は、
電流通路の一端が前記第１のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第１のＮチャネルトランジスタと、
電流通路の一端が前記第２のノードに接続され、ショート時に耐圧条件を満たす電圧がゲートに供給される第２のＮチャネルトランジスタと、
電流通路の両端が前記第１、第２のＮチャネルトランジスタの電流通路の各他端に接続され、耐圧条件を満たす一定の電圧がゲートに供給されるＰチャネルトランジスタと
を具備することを特徴とする請求項２記載の半導体装置。 - アドレス信号に応じて前記ウェルに供給する電圧を発生する第１のデコーダと、
アドレス信号に応じて前記制御ゲートに供給する電圧を発生する第２のデコーダと、
前記第１のデコーダと前記第１のノードの相互間に接続され、前記ショート時に前記第１のスイッチ回路より先にオフとされる第４のスイッチ回路と、
前記第２のデコーダと前記第２のノードの相互間に接続され、前記ショート時に前記第１のスイッチ回路より先にオフとされる第５のスイッチ回路と
を具備することを特徴とする請求項３記載の半導体装置。 - 前記第１のノードには正の電圧Ｖ１が供給され、前記第２のノードには負の電圧Ｖ２が供給され、前記第１のＮチャネルトランジスタのゲートにはＮチャネルトランジスタの閾値電圧ＶthN以上の電圧と閾値電圧ＶthN未満の電圧の一方が供給され、前記第２のＮチャネルトランジスタのゲートには電圧Ｖ２＋ＶthN以上の電圧と電圧Ｖ２＋ＶthN未満の電圧の一方が供給され、前記Ｐチャネルトランジスタのゲートには前記第１のＮチャネルトランジスタの基板電圧以上の電圧が供給されることを特徴とする請求項１、３、４のいずれかに記載の半導体装置。
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| US7522457B2 (en) * | 2005-03-31 | 2009-04-21 | Sandisk Corporation | Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
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| US7499338B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | Partitioned soft programming in non-volatile memory |
| US7535766B2 (en) * | 2006-10-13 | 2009-05-19 | Sandisk Corporation | Systems for partitioned soft programming in non-volatile memory |
| US7495954B2 (en) * | 2006-10-13 | 2009-02-24 | Sandisk Corporation | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
| US7499317B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling |
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