JP5235400B2 - 放電回路 - Google Patents
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Description
23 負高電圧側放電部
24 正高電圧側放電部
27,35 負高電圧ノード
28,51 正高電圧ノード
32 放電兼電位検知部
34 接地電圧固定部
34′ 電源電圧固定部
382 PMOSトランジスタ
383 NMOSトランジスタ
382′ NMOSトランジスタ
383′ PMOSトランジスタ
Claims (3)
- 不揮発性メモリ消去動作後の正負の両高電圧を放電させる放電回路であって、
電源電圧から前記不揮発性メモリの負高電圧ノードに対して定電流を流すことにより、この負高電圧ノードを放電させる負高電圧側放電部と、
前記負高電圧側放電部と同時に動作し、前記不揮発性メモリの正高電圧ノードから接地電圧に対して前記負高電圧側放電部で流す定電流と略同一である定電流を流すことにより、この正高電圧ノードを放電させる正高電圧側放電部と、
前記負高電圧ノードが接地電圧に放電したことを検出する負高電圧側電位検知部と、
前記負高電圧側電位検知部が接地電圧に放電したことを検出すると、前記負高電圧ノードを接地電圧に固定する接地電圧固定部と、
前記正高電圧ノードが電源電圧に放電したことを検出する正高電圧側電位検知部と、
前記正高電圧側電位検知部が電源電圧に放電したことを検出すると、前記正高電圧ノードを電源電圧に固定する電源電圧固定部と、
定電流を流すPMOSトランジスタと、基準電圧がゲートに供給されるNMOSトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記負高電圧側放電部が前記負高電圧側電位検知部を兼ね、
同様に、定電流を流すNMOSトランジスタと、基準電圧がゲートに供給されるPMOSトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記正高電圧側放電部が前記正高電圧側電位検知部を兼ねる
ことを特徴とする放電回路。 - 前記負高電圧側放電部および正高電圧側放電部は、揮発性メモリ消去動作後、前記負高電圧ノードおよび正高電圧ノードに対する正負の両高電圧がリセットされた際、放電開始信号を受けて同時に動作することを特徴とする請求項1に記載の放電回路。
- 前記負高電圧側放電部および正高電圧側放電部は、定電流発生部に発生した定電流を反映して、該定電流発生部に流れる定電流のM倍の定電流を流すことを特徴とする請求項1または請求項2のいずれかに記載の放電回路。
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