KR20090067025A

KR20090067025A - 방전 회로

Info

Publication number: KR20090067025A
Application number: KR1020080076658A
Authority: KR
Inventors: 타쿠야 아리키
Original assignee: 삼성전자주식회사
Priority date: 2007-12-20
Filing date: 2008-08-05
Publication date: 2009-06-24
Also published as: KR101416739B1; JP5235400B2; JP2009151873A

Abstract

불휘발성 메모리 소거 동작 후, 정부(正負)의 2개의 고전압을 리셋시켰을 때의 커플링 노이즈를 방지하는 방전 회로를 제공한다.

전원 전압으로부터 상기 불휘발성 메모리의 부(負) 고전압 노드로 정전류를 흘려 상기 부 고전압 노드를 방전시키는 부 고전압측 방전부와; 상기 부 고전압측 방전부와 동시에 동작하여, 상기 불휘발성 메모리의 정(正) 고전압 노드로부터 접지 전압으로 정전류를 흘려 상기 정 고전압 노드를 방전시키는 정 고전압측 방전부를 포함하고, 상기 부 고전압측 방전부와 정 고전압측 방전부에서 흘리는 정전류의 전류치는 대략 동일하다.

Description

방전 회로{DISCHARGE CIRCUIT}

본 발명은 불휘발성 메모리 소거 동작 후의 정부의 2개의 고전압을 방전시키는 방전 회로에 관한 것이다.

도 8은 플래시 메모리 셀의 간단한 단면 구조와 소거 동작시에 있어서의 전위 상태를 나타낸다. 동시에 도 8에는, 플래시 메모리 셀 소거 동작 후의 전압 리셋시에 문제가 되는 커플링 기생 용량(Cp)에 대해서도 병기한다. 도 8의 플래시 메모리 셀은, P형 기판(11)에 N-웰(12)과 P-웰(13)이 형성되고 P-웰(13) 내에 메모리 셀의 소스·드레인 영역(14)이 형성된다. 게다가, 소스·드레인 영역(14) 사이에서 P-웰(13) 상에 플로팅 게이트(15)와 컨트롤 게이트(16)가 적층하여 형성된다. 컨트롤 게이트(16)는 워드 라인(WL)에 접속된다. 워드 라인(WL)과 P-웰(13) 간에 커플링 기생 용량(Cp)이 형성된다.

이러한 플래시 메모리 셀을 가지는 현재의 NOR 플래시 메모리에서는, 데이터 소거시에 워드 라인(WL)에 차지 펌프로부터 공급된 큰 부전압(-9V으로, 이하 Vneg라고 기재한다)을 인가하고, 웰(12, 13) 측에 다른 차지 펌프로부터 공급된 큰 정전압(９V으로, 이하 Vpm라고 기재한다)을 인가함으로써, 플로팅 게이트(15)에 있는 전자를 FN 터널 현상을 이용해 웰(13, 12) 측으로 이동시켜 데이터를 소거한다. 도 8에는 물리 1비트의 셀만을 기재하고 있지만, 소거는 통상 큰 블록 단위로 행해져 여러 개의 워드 라인(WL)에 Vneg이 동시에 인가된다. 따라서, 워드 라인(WL)-P-웰(13) 간의 전체 커플링 기생 용량(Cp)은 커지게 된다. 이 큰 커플링 기생 용량(Cp)은 소거 동작 후의 전압 리셋시에 커플링 노이즈로서 문제가 된다.

이 문제점의 자세한 설명은 미국 특허 제6,373,749호에 기재되어 있지만, 여기에서도 간단하게 설명하기로 한다. 도 9 내지 도 11은 이 문제점을 설명하는 간단한 타이밍 차트를 나타낸다. 도 9는 Vneg과 Vpm의 리셋을 동시에 실시하지 않고, Vneg을 선행해 리셋하는 경우의 타이밍이며, 일본특허공개공보 제2005-310301호는 이 타이밍을 채용하고 있다. 그러나, 이 타이밍 방법에서는, -9V을 0V에 방전하기 때문에 큰 전압 진폭이 발생해 그 잡음이 커플링 기생 용량 Cp을 통해서 플로팅 상태의 Vpm도 상승시킨다. 따라서, 원래 큰 전압을 가진 Vpm이 노이즈에 의해 한층 더 상승하기 때문에, Vpm을 공급하고 있는 디코더 회로 등의 트랜지스터의 내압을 넘는 위험성이 있다. 이렇게 되면 트랜지스터에 물리적인 손상을 주어 칩 불량이 될 가능성도 있다.

도 10은 Vpm을 선행해 리셋하는 경우이지만, 같은 이유에 의해 이번에는 Vneg이 내압 오버되어, 방금 전과 같은 위험성을 가진다.

도 11은 동시에 리셋하는 경우이다. 이 경우는, Vneg과 Vpm의 리셋 능력에 의해서 노이즈를 받는 쪽이 바뀐다. 도 11에서는 Vpm을 리셋하는 트랜지스터의 능력이 Vneg에 비해 높고, Vpm이 재빠르게 리셋되는 반면, Vneg의 리셋은 완만하고, Vpm으로부터 받는 노이즈가 리셋보다 커져 버려, 결국, Vneg가 내압 위반을 일으키게 된다.

본 발명은 상기의 점에 착안한 것으로, 불휘발성 메모리 소거 동작 후, 정부의 2개의 고전압을 리셋시켰을 때의 커플링 노이즈를 방지할 수 있는 방전 회로를 제공하는 것을 목적으로 한다.

본 발명의 방전 회로는, 불휘발성 메모리 소거 동작 후의 정부의 2개의 고전압을 방전시키는 방전 회로이며, 전원 전압으로부터 상기 불휘발성 메모리의 부 고전압 노드로 정전류를 흘려 상기 부 고전압 노드를 방전시키는 부 고전압측 방전부와; 상기 부 고전압측 방전부와 동시에 동작하여, 상기 불휘발성 메모리의 정 고전압 노드로부터 접지 전압으로 정전류를 흘려 상기 정 고전압 노드를 방전시키는 정 고전압측 방전부를 포함하고, 상기 부 고전압측 방전부와 정 고전압측 방전부에서 흘리는 정전류의 전류치는 대략 동일한 것을 특징으로 한다.

상기 부 고전압측 방전부 및 정 고전압측 방전부는, 불휘발성 메모리 소거 동작 후, 상기 부 고전압 노드 및 정 고전압 노드에 대한 정부의 2개의 고전압이 리셋되었을 때, 방전 개시 신호를 받아 동시에 동작한다.

보다 바람직한 형태로는, 상기 부 고전압 노드가 접지 전압으로 방전된 것을 검출하는 부 고전압측 전위 검지부와; 상기 부 고전압측 전위 검지부에 의해 접지 전압으로 방전된 것이 검출되면, 상기 부 고전압 노드를 접지 전압에 고정하는 접지 전압 고정부와; 상기 정 고전압 노드가 전원 전압으로 방전된 것을 검출하는 정 고전압측 전위 검지부와; 상기 정 고전압측 전위 검지부에 의해 전원 전압으로 방전된 것이 검출되면, 상기 정 고전압 노드를 전원 전압에 고정하는 전원 전압 고정부를 더 포함한다.

게다가, 정전류를 흘리는 PMOS 트랜지스터와 기준 전압이 게이트에 공급되는 NMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 부 고전압측 방전부가 상기 부 고전압측 전위 검지부를 겸하고, 정전류를 흘리는 NMOS 트랜지스터와 기준 전압이 게이트에 공급되는 PMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 정 고전압측 방전부가 상기 정 고전압측 전위 검지부를 겸하도록 한다.

게다가, 상기 부 고전압측 방전부 및 정 고전압측 방전부는, 정전류 발생부에 발생한 정전류를 반영하고, 상기 정전류 발생부에 흐르는 정전류의 M배의 정전류를 흘리도록 한다.

본 발명의 방전 회로에 의하면, 전원 전압으로부터 불휘발성 메모리의 부 고전압 노드로 정전류를 흘리는 것과 동시에, 이 정전류의 전류치와 대략 동일한 정전류를 불휘발성 메모리의 정 고전압 노드로부터 접지 전압으로 흘리고, 부 고전압 노드와 정 고전압 노드를 동시에 방전시키도록 했으므로, 커플링 노이즈가 방지되어 디코더 회로 등의 트랜지스터에 손상을 주는 내압 위반을 방지할 수 있다.

이하, 본 발명에 의한 방전 회로의 실시 형태를 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 방전 회로의 제1의 실시 형태를 나타내는 회로 구성도이다. 이 방전 회로는, 제어부(21), 정전류 발생부(22), 부 고전압측 방전부(23) 및 정 고전압측 방전부(24)로 구성된다.

제어부(21)는 2개의 인버터(211, 212)가 직렬 접속되어 구성되며, 전단의 인버터(211)의 입력에는 방전 개시 신호가 공급된다.

정전류 발생부(22)는 전원 전압과 접지 전압 사이에 접속된 2개의 직렬 회로(25, 26)로 구성된다. 제1의 직렬 회로(25)는 2개의 PMOS 트랜지스터(251, 252)와 정전류원(253)으로 구성되어, 정전류(Idc)를 발생시킨다. 제2의 직렬 회로(26)는, ２개의 PMOS 트랜지스터(261, 262)와 ２개의 NMOS 트랜지스터(263, 264)로 구성되고, PMOS 트랜지스터(262)가 제1의 직렬 회로(25)의 PMOS 트랜지스터(252)와 경향 밀러를 구성하는 것에 의해서, 제1의 직렬 회로(25)와 동일한 정전류(Idc)를 발생시킨다. 또, 이 ２개의 직렬 회로(25, 26)는, 제어부(21)의 인버터(211) 출력에 의해서 PMOS 트랜지스터(251, 261)가 온 되는 동시에 제어부(21)의 인버터(212) 출력에 의해서 NMOS 트랜지스터(264)가 온 되는 것에 의해서 동작 가능해진다.

부 고전압측 방전부(23)는 ２개의 PMOS 트랜지스터(231, 232)의 직렬 회로로 구성되며, 전원 전압(예를 들면 ３V)과 플래시 메모리 셀의 소거 동작시의 부 고전압 노드(27), 즉 도 8의 플래시 메모리 셀의 워드 라인(WL)과의 사이에 접속된다. 부 고전압측 방전부(23)는, 제어부(21)의 인버터(211) 출력에 의해서 PMOS 트랜지스터(231)가 온 됨으로써 동작 가능해진다. 또, 부 고전압측 방전부(23)는, PMOS 트랜지스터(232)가 정전류 발생부(22)의 PMOS 트랜지스터(252)와 경향 밀러를 구성함으로써 정전류 발생부(22)의 정전류를 반영한 정전류가 흐르지만, PMOS 트랜지스터(231, 232)의 사이즈(채널폭)를 정전류 발생부(22)의 트랜지스터 사이즈(채널폭)보다 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐른다.

정 고전압측 방전부(24)는, 2개의 NMOS 트랜지스터(241, 242)의 직렬 회로로 구성되며, 플래시 메모리 셀의 소거 동작시의 정 고전압 노드(28) 즉, 도 8의 플래시 메모리 셀의 P-웰(13)과 접지 전압(0V) 사이에 접속된다. 정 고전압측 방전부(24)는, 제어부(21)의 인버터(212) 출력에 의해서 NMOS 트랜지스터(242)가 온 됨으로써 동작 가능해진다. 또, 정 고전압측 방전부(24)는, NMOS 트랜지스터(241)가 정전류 발생부(22)의 NMOS 트랜지스터(263)와 경향 밀러를 구성함으로써 정전류 발생부(22)의 정전류를 반영한 정전류가 흐르지만, NMOS 트랜지스터(241, 242)의 사이즈(채널폭)를 정전류 발생부(22)의 트랜지스터 사이즈(채널폭)보다 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐른다.

덧붙여, 부 고전압 노드(27)가 플래시 메모리 셀의 워드 라인(WL), 정 고전압 노드(28)가 플래시 메모리 셀의 P-웰(13)이기 때문에, 부 고전압 노드(27)와 정 고전압 노드(28) 간에는 도 8에 도시된 커플링 기생 용량(Cp)이 존재한다. 게다가, 부 고전압 노드(27)와 정 고전압 노드(28) 각각은, 대접지 기생 용량(291, 292)이 접속된다. 게다가, 플래시 메모리 셀의 소거 동작시, 부 고전압 노드(27)에는 부 고전압(예를 들면 -9V로, 이하 Vneg라고 기재한다)이, 정 고전압 노드(28)에는 정 고전압(예를 들면 ９V로, 이하 Vpm라고 기재한다)이 인가된다.

이와 같이 구성된 방전 회로는, 플래시 메모리 셀의 소거 동작 후, 부 고전압 노드(27)와 정 고전압 노드(28)에 인가되는 Vneg과 Vpm이 리셋되었을 때, 방전 개시 신호가 입력됨으로써 동작한다. 그리고, 방전 회로가 동작하면, 부 고전압측 방전부(23)에 의해, 전원 전압(3V)으로부터 부 고전압 노드(27)(-9V)로 M×Idc의 정전류가 흐른다. 동시에, 정 고전압측 방전부(24)에 의해, 정 고전압 노드(28)(9V)로부터 접지 전압(0V)으로 M×Idc의 정전류가 흐른다. 그리고, 이와 같이 정전류가 흐른 결과, 부 고전압 노드(27)는 도 2에 나타나듯이 -9V로부터 0V(접지 전압)로 직선적으로 방전하고, 동시에 정 고전압 노드(28)는 9V로부터 3V(전원 전압)로 직선적으로 방전하게 된다. 즉, 2개의 고전압 노드(27, 28)가 동시에 역전압 방향으로 대칭적으로 방전함으로써, 일측의 전위 변화가 커플링 기생 용량(Cp)으로 개입되어 일측에 영향을 미치는 커플링 노이즈가 방지된다. 따라서, 디코더 회로 등의 트랜지스터에 손상을 주는 내압 위반을 방지할 수 있다. 게다가, 정전류 발생부(22)의 정전류(Idc)에 대한 부 고전압측 방전부(23)와 정 고전압측 방전부(24)의 정전류 밀러비(M)을 제어함으로써, 방전 시간을 제어할 수 있다.

실제로는 부 고전압 노드(27) 및 정 고전압 노드(28)와도 커플링 기생 용량(Cp) 외에 대접지의 기생 용량(291, 292)이 존재하기 때문에, 소망한 전압으로 방전(-９V→0V, 9V→3V)되는 소요 시간은 부 고전압 노드(27)와 정 고전압 노드(28)가 다르다. 따라서, 도 1의 구성만으로 커플링 노이즈는 방지할 수 있지만, 소망한 전압으로 도달한 후의 처리가 문제가 된다. 이것을 해결하기 위해, 방전 셀프 스톱 기능을 갖춘 방전 회로를 제２의 실시 형태로서 도 3 및 도 4에 나타낸다. 도 3은 부 고전압 노드용의 방전 회로, 도 4는 정 고전압 노드용의 방전 회로를 나타낸다. 도 3 및 도 4는 상보(相補) 회로로 되어 있어 동작 원리는 완전히 동일하므로, 도 3의 부 고전압 노드용 방전 회로를 이용해 제２의 실시 형태를 설명하기로 한다.

도 3의 방전 회로는, 바이어스부(31), 방전 겸 전위 검지부(32), 제어부(33) 및 접지 전압 고정부(34)를 가진다.

제어부(33)는, 방전 개시 펄스가 입력되는 인버터(331)와, 인버터(331)의 출력, 방전 종료 신호 및 인에이블(enable) 신호가 공급되는 플립 플랍(332)과, 플립 플랍(332)의 출력에 접속되어 방전 개시 신호를 출력하는 인버터(333)로 구성된다.

접지 전압 고정부(34)는, 하나의 입력단으로 방전 개시 신호를 직접 받고 다른 하나의 입력단으로 직렬로 접속된 ３개의 인버터(342)를 통해 방전 개시 신호를 받는 낸드 회로(341)와, 낸드 회로(341)의 출력과 인에이블 신호가 입력되는 플립 플랍(343)과, 플립 플랍(343)의 출력과 인에이블 신호가 입력되는 낸드 회로(344)와, 낸드 회로(344) 출력의 접지 전압 고정 신호를 레벨 시프트 하는 레벨 시프터(345)와, 레벨 시프터(345)의 출력에 의해 제어되며 부 고전압 노드(35)와 접지 전압 간에 접속된 NMOS 트랜지스터(346)를 포함한다. 부 고전압 노드(35)에는, 부 고전압 노드(35)에 Vneg를 공급하는 네거티브 차지 펌프 회로(36)가 접속된다.

바이어스부(31)는, 2개의 PMOS 트랜지스터(311, 312)와 1개의 NMOS 트랜지스 터(313)의 직렬 회로로 구성되며 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(311)는, 방전 개시 신호에 의해 온 되어 바이어스부(31)를 동작 가능하게 한다. PMOS 트랜지스터(312)는, 도 1의 정전류 발생부(22)의 PMOS 트랜지스터(252)와 경향 밀러를 구성함으로써, 바이어스부(31)에 정전류(Idc)를 발생시켜 NMOS 트랜지스터(313)의 드레인에 기준 전압(Vref)을 발생시킨다.

방전 겸 전위 검지부(32)는, 3개의 직렬 회로(37, 38, 39)와 1개의 NMOS 트랜지스터(40)로 구성될 수 있다.

제1의 직렬 회로(37)는, 2개의 PMOS 트랜지스터(371, 372)와 1개의 NMOS 트랜지스터(373)로 구성될 수 있으며, 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(371)는, 방전 개시 신호에 의해 온 되어 제1의 직렬 회로(37)를 동작 가능하게 한다. NMOS 트랜지스터(373)는, 바이어스부(31)의 NMOS 트랜지스터(313)와 경향 밀러를 구성함으로써, 제1의 직렬 회로(37)에 바이어스부(31)와 동일한 정전류(Idc)를 발생시킨다.

제2의 직렬 회로(38)는, 2개의 PMOS 트랜지스터(381, 382)와 １개의 NMOS 트랜지스터(383)로 구성될 수 있으며, 전원 전압과 부 고전압 노드(35) 사이에 접속된다. PMOS 트랜지스터(381)는, 방전 개시 신호에 의해 온 되어 제2의 직렬 회로(38)를 동작 가능하게 한다. PMOS 트랜지스터(382)는, 제1의 직렬 회로(37)의 PMOS 트랜지스터(372)와 경향 밀러를 구성함으로써, 제2의 직렬 회로(38)에 제1의 직렬 회로(37)의 정전류를 반영해 정전류를 발생시키지만, 제2의 직렬 회로(38)의 MOS 트랜지스터(381, 382, 383)의 사이즈(채널폭)를 크게 함으로써, Idc의 M배의 밀러비로 정전류(M×Idc)가 흐르도록 한다. 제2의 직렬 회로(38)가 부 고전압 노드(35)에 대한 방전부가 된다. 바이어스부(31)의 NMOS 트랜지스터(313)의 드레인에 발생하는 기준 전압(Vref)을 게이트에 공급함으로써, NMOS 트랜지스터(383)는 PMOS 트랜지스터(382)와 함께 게이트 접지형의 앰프를 구성한다. 이 앰프는, 부 고전압 노드(35)의 방전시, 부 고전압 노드(35)가 접지 전압으로 방전된 것을, NMOS 트랜지스터(383)의 드레인 전위의 변화로 검출한다. 따라서, 부 고전압 노드(35)에 대한 방전부가, 접지 전압으로 방전된 것을 검출하는 전위 검지부를 겸하게 된다.

제3의 직렬 회로(39)는, 2개의 PMOS 트랜지스터(391, 392)와 １개의 NMOS 트랜지스터(393)로 구성되며, 전원 전압과 접지 전압 간에 접속된다. PMOS 트랜지스터(391)는, 방전 개시 신호에 의해 온 되어 제3의 직렬 회로(39)를 동작 가능하게 한다. PMOS 트랜지스터(392)와 NMOS 트랜지스터(393)는, 캐스케이드 접속된 소스 접지형 앰프를 구성하여, 전단의 NMOS 트랜지스터(383)의 드레인에 나타나는 방전 검출 신호를 증폭해 방전 종료 신호로서 출력한다.

NMOS 트랜지스터(40)는, 방전 종료 신호의 라인과 접지 전압 간에 접속되며 방전 개시 신호에 의해 제어된다.

도 3의 부 고전압 노드용 방전 회로는 이상과 같이 구성되지만, 도 4의 정 고전압 노드용 방전 회로도는, MOS 트랜지스터의 극성, 전압의 인가 상태가 반대이며, 상기의 부 고전압 노드용 방전 회로와 같게 구성된다. 도 4에 대해서는, 도 3과 동일 부분에 도 3과 동일 부호를 교부하고 상세한 설명을 생략한다. 다만, 도 4에서는, 제어부(33)가, 2개의 인버터(334, 335)와 2개의 노어 회로(336, 337)로 구 성된다. 또한, 방전되는 노드가 정 고전압 노드(51)이며, 정 고전압 노드(51)에 포지티브 차지 펌프 회로(52)로부터 Vpm이 인가된다. 게다가, 방전 겸 전위 검지부(32)는 정 고전압 노드(51)가 전원 전압으로 방전된 것을 검출하고, 고정부는 전원 전압 고정 신호에 의해 정 고전압 노드(51)를 전원 전압에 고정하는 전원 전압 고정부(34')이다. 게다가, 방전 겸 전위 검지부(32)는, 정전류를 흘리는 NMOS 트랜지스터(382')와 기준 전압이 게이트에 공급되는 PMOS 트랜지스터(383')가 직렬로 접속된 게이트 접지형의 앰프를 구성한다.

상기와 같이 구성된 방전 회로(도 3)의 동작을 도 5의 동작 순서를 참조해 설명하면 다음과 같다.

소거 전의 스탠바이시, 인에이블 신호는“L”(도 5의 a)이며, 접지 전압 고정 신호는“H”(도 5의 b)로, 부 고전압 노드(35)는 NMOS 트랜지스터(346)에 의해 접지 전압에 고정되어 있다. 소거 개시와 동시에 인에이블 신호는“H”(도 5의 c)가 되어, 접지 전압 고정 신호는“L”(도 5의 d)가 되고, 부 고전압 노드(35)가 접지 전압으로부터 해방된다. 동시에, 네거티브 차지 펌프 회로(36)로부터 Vneg(-9V)가 부 고전압 노드(35)에 인가된다(도 5의 m).

따라서, 소거가 실시되지만, 그 소거가 완료되어 Vneg가 리셋되면, 동시에 짧은 "H”펄스의 방전 개시 펄스(도 5의 e)가 발생됨으로써 방전 개시 신호가“H”→“L”(도 5의 f)가 되어, 바이어스부(31)와 방전 겸 전위 검지부(32)가 동작하게 된다. 이로써, 방전이 개시된다. 즉, 바이어스부(31)가 정전류(Idc)를 생성해, NMOS 트랜지스터(313, 373)의 경향 밀러에 의해 PMOS 트랜지스터(372)에 정전 류(Idc)를 흘리고, 더 나아가 PMOS 트랜지스터(382)에 밀러비(M)로 접속됨으로써 부 고전압 노드(35)에 정전류(M×Idc)가 전원 전압으로부터 흘러가 부 고전압 노드(35)가 방전된다.

그리고, 이 방전에 의해 부 고전압 노드(35)가 접지 전압에 도달하면(도 5의 k), PMOS 트랜지스터(382)와 NMOS 트랜지스터(383)로 구성될 수 있는 게이트 접지형의 앰프로 접지 전압에의 도달이 검출되어 검출 신호가, PMOS 트랜지스터(392)와 NMOS 트랜지스터(393)로 구성될 수 있는 캐스케이드 접속된 소스 접지형 앰프를 통해서 방전 종료 신호로서 출력된다(도 5의 h).

이 방전 종료 신호는 방전 개시 시점에서“H”(도 5의 g)가 되어 있지만, 부 고전압 노드(35)가 접지 전압에 도달한 시점에서 레벨 검지에 의해 "L" (도 5의 h)가 된다. 이것이 방전 개시 신호를“H”(도 5의 i)로 하여 바이어스부(31)와 방전 겸 전위 검지부(32)의 동작을 정지시켜, 부 고전압 노드(35)에의 정전류 방전을 정지시키는 것과 동시에, 방전 종료 신호 라인은 NMOS 트랜지스터(40)를 온 시켜 접지 전압에 고정하고, 더 나아가 접지 전압 고정 신호를“H”(도 5의 j)로 해 부 고전압 노드(35)를 NMOS 트랜지스터(346)를 통해서 접지 전압에 고정한다.

도 4에 나타내는 정 고전압 노드(51)의 방전에 대해서도 완전히 같은 순서에 따라 최종적으로 전원 전압에 고정된다. 도 5에서는 부 고전압 노드(35)가 접지 전압(GND)에 도달한 시점(도 5의 k)에서, 아직 정 고전압 노드(51)가 전원 전압(VDD)에 도달하여 있지 않고 방전 계속 중의 상태를 나타내고 있지만, 부 고전압 노드(35)가 접지 전압(GND)에 도달한 시점(도 5의 k)에서 부 고전압 노드(35)가 NMOS 트랜지스터(346)에 의해 접지 전압(GND)에 고정되는 것으로, 계속 중인 정 고전압 노드(51)의 방전에 의한 노이즈가 부 고전압 노드(35)에 영향을 주는 것을 방지할 수 있다. 이것은 정 고전압 노드(51)의 방전이 빨리 종료했을 경우에도 완전히 동일하다. 이러한 방전 순서에 따라, 커플링 노이즈의 영향을 없게 하여 정전류량의 조정에 의해 고속 방전이 가능해진다. 또한, 방전 전위를 검지하는 것으로 방전 후의 전위도 완전하게 컨트롤하는 것이 가능해진다.

한편, 도 6에 도시된 불휘발성 메모리(400)는 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(500)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 불휘발성 메모리(400)는 본 발명의 방전 회로(450)를 포함할 수 있다. 불휘발성 메모리(400)는 데이터 스토리지 뿐만 아니라 전원 공급에 상관없이 보존되어야 할 내용을 기억시키는 코드 스토리지로서 사용될 수 있다. 불휘발성 메모리(400)는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들에 사용될 수 있고, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에도 사용될 수 있다.

도 7은 본 발명에 따른 방전 회로를 구비한 불휘발성 메모리(400)를 포함하는 컴퓨팅 시스템(2000)의 개략적인 구성을 보여주는 도면이다.

도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(2000)은 버스(650)에 전기 적으로 연결된 불휘발성 메모리(400), 메모리 컨트롤러(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(600), 마이크로프로세서(700), 그리고 사용자 인터페이스(800)를 포함한다. 도 7에 도시된 불휘발성 메모리(400)에 구비된 방전 회로(450)는 도 1, 도 3 및 도 4 중 어느 하나에 도시된 것과 실질적으로 동일한 구조를 갖는다. 불휘발성 메모리(400)에는 마이크로프로세서(700)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(500)를 통해 저장된다.

본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(900)가 추가적으로 제공된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(500)와 불휘발성 메모리(400)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 불휘발성 메모리(400) 그리고/또는 메모리 컨트롤러(500)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리(400) 그리고/또는 메모리 컨트롤러(500)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 본 발명의 예시적인 실시예에 있어서, 불휘발성 메모리(400)를 구성하는 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명에 의한 방전 회로의 제１ 실시 형태를 나타내는 회로 구성도이다.

도 2는 도 １의 방전 회로에 의한 방전 특성을 나타내는 파형도이다.

도 3은 본 발명에 의한 방전 회로의 제２ 실시 형태, 특히 부 고전압 노드용의 방전 회로를 나타내는 회로 구성도이다.

도 4는 본 발명에 의한 방전 회로의 제２ 실시 형태, 특히 정 고전압 노드용의 방전 회로를 나타내는 회로 구성도이다.

도 5는 본 발명의 제２ 실시 형태의 동작 순서를 나타내는 타이밍 차트이다.

도 6은 본 발명에 의한 방전 회로를 구비한 불휘발성 메모리 및, 그것을 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.

도 7은 본 발명에 의한 방전 회로를 구비한 불휘발성 메모리를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.

도 8은 플래시 메모리 셀의 간단한 단면 구조와 소거 동작시에 있어서의 전위 상태를 나타내는 도면이다.

도 9는 종래의 문제점을 설명하기 위한 타이밍 차트이다.

도 10은 종래의 문제점을 설명하기 위한 타이밍 차트이다.

도 11은 종래의 문제점을 설명하기 위한 타이밍 차트이다.

<도면의 주요 부분에 대한 부호의 설명>

22 : 정전류 발생부 23 : 부 고전압측 방전부

24 : 정 고전압측 방전부 27, 35 : 부 고전압 노드

28, 51 : 정 고전압 노드 32 : 방전 겸 전위 검지부

34 : 접지 전압 고정부 34' : 전원 전압 고정부

382 : PMOS 트랜지스터 383 : NMOS 트랜지스터

382' : NMOS 트랜지스터 383' : PMOS 트랜지스터　

Claims

불휘발성 메모리 소거 동작 후의 정부의 2개의 고전압을 방전시키는 방전 회로이며,

전원 전압으로부터 상기 불휘발성 메모리의 부 고전압 노드로 정전류를 흘려 상기 부 고전압 노드를 방전시키는 부 고전압측 방전부와;

상기 부 고전압측 방전부와 동시에 동작하여, 상기 불휘발성 메모리의 정 고전압 노드로부터 접지 전압으로 정전류를 흘려 상기 정 고전압 노드를 방전시키는 정 고전압측 방전부를 포함하고,

상기 부 고전압측 방전부와 정 고전압측 방전부에서 흘리는 정전류의 전류치는 대략 동일한 것을 특징으로 하는 방전 회로.
제1 항에 있어서,

상기 부 고전압 노드가 접지 전압으로 방전된 것을 검출하는 부 고전압측 전위 검지부와;

상기 부 고전압측 전위 검지부에 의해 접지 전압으로 방전된 것이 검출되면, 상기 부 고전압 노드를 접지 전압에 고정하는 접지 전압 고정부와;

상기 정 고전압 노드가 전원 전압으로 방전된 것을 검출하는 정 고전압측 전위 검지부와;

상기 정 고전압측 전위 검지부에 의해 전원 전압으로 방전된 것이 검출되면, 상기 정 고전압 노드를 전원 전압에 고정하는 전원 전압 고정부를 더 포함하는 것을 특징으로 하는 방전 회로.
제2 항에 있어서,

정전류를 흘리는 PMOS 트랜지스터와 기준 전압이 게이트에 공급되는 NMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 부 고전압측 방전부가 상기 부 고전압측 전위 검지부를 겸하고, 정전류를 흘리는 NMOS 트랜지스터와 기준 전압이 게이트에 공급되는 PMOS 트랜지스터를 직렬로 접속해 게이트 접지형의 앰프를 구성하는 것에 의해 상기 정 고전압측 방전부가 상기 정 고전압측 전위 검지부를 겸하는 것을 특징으로 하는 방전 회로.
제1 항에 있어서,

상기 부 고전압측 방전부 및 정 고전압측 방전부는, 불휘발성 메모리 소거 동작 후, 상기 부 고전압 노드 및 정 고전압 노드에 대한 정부의 2개의 고전압이 리셋 되었을 때, 방전 개시 신호를 받아 동시에 동작하는 것을 특징으로 하는 방전 회로.
제1 항 내지 제4 항 중 어느 한 항에 있어서,

상기 부 고전압측 방전부 및 정 고전압측 방전부는, 정전류 발생부에 발생한 정전류를 반영하고, 상기 정전류 발생부에 흐르는 정전류의 M배의 정전류를 흘리는 것을 특징으로 하는 방전 회로.
정부의 2개의 고전압을 방전시키는 방전 회로를 포함하되,

상기 방전 회로는 청구항 제1 항에 기재된 것을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
불휘발성 메모리 장치; 및

상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,

상기 불휘발성 메모리 장치는 청구항 제 6 항에 기재된 것을 포함하는 것을 특징으로 하는 메모리 시스템.
호스트;

불휘발성 메모리 장치; 및

상기 호스트의 요청에 따라 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,

상기 불휘발성 메모리 장치는 청구항 제 6 항에 기재된 것을 포함하는 것을 특징으로 하는 컴퓨팅 시스템.