JP2009151873A - 放電回路 - Google Patents
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Abstract
【解決手段】電源電圧から前記不揮発性メモリの負高電圧ノードに対して定電流を流すことにより、この負高電圧ノードを放電させる負高電圧側放電部と、この負高電圧側放電部と同時に動作し、前記不揮発性メモリの正高電圧ノードから接地電圧に対して定電流を流すことにより、この正高電圧ノードを放電させる正高電圧側放電部とを具備し、前記負高電圧側放電部と正高電圧側放電部で流す定電流の電流値は略同一とする。
【選択図】 図1
Description
23 負高電圧側放電部
24 正高電圧側放電部
27,35 負高電圧ノード
28,51 正高電圧ノード
32 放電兼電位検知部
34 接地電圧固定部
34′ 電源電圧固定部
382 PMOSトランジスタ
383 NMOSトランジスタ
382′ NMOSトランジスタ
383′ PMOSトランジスタ
Claims (5)
- 不揮発性メモリ消去動作後の正負の両高電圧を放電させる放電回路であって、
電源電圧から前記不揮発性メモリの負高電圧ノードに対して定電流を流すことにより、この負高電圧ノードを放電させる負高電圧側放電部と、
前記負高電圧側放電部と同時に動作し、前記不揮発性メモリの正高電圧ノードから接地電圧に対して定電流を流すことにより、この正高電圧ノードを放電させる正高電圧側放電部と、
を具備し、前記負高電圧側放電部と正高電圧側放電部で流す定電流の電流値は略同一であることを特徴とする放電回路。 - 前記負高電圧ノードが接地電圧に放電したことを検出する負高電圧側電位検知部と、
前記負高電圧側電位検知部が接地電圧に放電したことを検出すると、前記負高電圧ノードを接地電圧に固定する接地電圧固定部と、
前記正高電圧ノードが電源電圧に放電したことを検出する正高電圧側電位検知部と、
前記正高電圧側電位検知部が電源電圧に放電したことを検出すると、前記正高電圧ノードを電源電圧に固定する電源電圧固定部と、
をさらに具備することを特徴とする請求項1に記載の放電回路。 - 定電流を流すPMOSトランジスタと、基準電圧がゲートに供給されるNMOSトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記負高電圧側放電部が前記負高電圧側電位検知部を兼ね、
同様に、定電流を流すNMOSトランジスタと、基準電圧がゲートに供給されるPMOSトランジスタとを直列に接続してゲート接地型のアンプを構成することにより、前記正高電圧側放電部が前記正高電圧側電位検知部を兼ねる
ことを特徴とする請求項2に記載の放電回路。 - 前記負高電圧側放電部および正高電圧側放電部は、揮発性メモリ消去動作後、前記負高電圧ノードおよび正高電圧ノードに対する正負の両高電圧がリセットされた際、放電開始信号を受けて同時に動作することを特徴とする請求項1ないし3のいずれかに記載の放電回路。
- 前記負高電圧側放電部および正高電圧側放電部は、定電流発生部に発生した定電流を反映して、該定電流発生部に流れる定電流のM倍の定電流を流すことを特徴とする請求項1ないし4のいずれかに記載の放電回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007328963A JP5235400B2 (ja) | 2007-12-20 | 2007-12-20 | 放電回路 |
KR1020080076658A KR101416739B1 (ko) | 2007-12-20 | 2008-08-05 | 방전 회로 |
US12/334,573 US7881122B2 (en) | 2007-12-20 | 2008-12-15 | Discharge circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007328963A JP5235400B2 (ja) | 2007-12-20 | 2007-12-20 | 放電回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009151873A true JP2009151873A (ja) | 2009-07-09 |
JP5235400B2 JP5235400B2 (ja) | 2013-07-10 |
Family
ID=40920833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007328963A Expired - Fee Related JP5235400B2 (ja) | 2007-12-20 | 2007-12-20 | 放電回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5235400B2 (ja) |
KR (1) | KR101416739B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2007
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Also Published As
Publication number | Publication date |
---|---|
KR101416739B1 (ko) | 2014-07-09 |
JP5235400B2 (ja) | 2013-07-10 |
KR20090067025A (ko) | 2009-06-24 |
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