JPH08235870A - 半導体記憶装置におけるデータの読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】 プリチャージされたデータ線の電位変化を高
速に検出して、データの読み出しの高速化を図る。 【解決手段】 メモリセル１０１からのデータ読み出し
時に、第１のデータ線１１０の電位が変化すると、Ｐチ
ャネルＭＳＯＦＥＴ１０４が動作して、基準電流がカレ
ントミラー回路１３０に供給され、カレントミラー回路
１３０は前記基準電流の供給に伴い電流を流す。この
際、ＰチャネルＭＯＳＦＥＴ１０７は、そのゲート電位
が所定の中間電位に設定されて、飽和領域で動作する。
従って、第１のデータ線１１０と第２のデータ線１１間
のインピーダンスが無限大に近づいて、この両者間は開
放状態に等しい。その結果、カレントミラー回路１３０
は小さな負荷容量の第２のデータ線１１１のみの電荷を
放電し、その放電が短時間で行われ、データ読み出しが
高速化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
おけるデータの読み出し回路の改良に関し、特にそのデ
ータの読み出しの高速化に関する。

【０００２】

【従来の技術】従来、レジスタファイル、ＲＡＭ、ＲＯ
Ｍ、ＰＬＡなど高速動作が必要な大規模回路の構成方法
としてダイナミック回路が用いられている。

【０００３】また、従来、マイクロプロセッサ、マイク
ロコントローラ、デジタルシグナルプロセッサ等の論理
ＬＳＩの分野では、大規模の内蔵ＲＡＭが用いられてき
た。例えば、マイクロプロセッサではオンチップキャッ
シュ、通信用ＬＳＩではプログラム・データ格納のため
のＲＡＭ、デジタル画像処理ＬＳＩや圧縮／伸張ＬＳＩ
ではデータのバッファ用のＲＡＭなどの用途である。こ
れ等の用途のＲＡＭでは、安定な読み出し動作と、低消
費電力を実現する方式として、ラッチ型センス回路を用
いた読み出し回路が用いられてきた。

【０００４】以下、従来の半導体記憶装置におけるデー
タの読み出し回路の例として、レジスタファイルの読み
出し回路（ダイナミック回路）と、ラッチ型センス回路
を用いたＲＡＭの読み出し回路とについて説明する。

【０００５】図９は、従来用いられてきたレジスタファ
イルの読み出し回路の構成を示したものである。

【０００６】図９において、９０１はレジスタファイル
内のメモリセルであって、Ｎチャネル型のＭＯＳＦＥＴ
９０１ａ、９０１ｂ、及びラッチ回路９０１ｃから成
る。９１１は前記メモリセル９０１が多数個（図では１
個のみ図示している）接続されたビット線、９０２は前
記ビット線９１１を所定電位にプリチャージするＰチャ
ネル型ＭＯＳＦＥＴから成るプリチャージ回路、９０３
はセンス回路となるインバータ回路である。

【０００７】このように構成された従来の回路では、プ
リチャージイネーブル線９１２によりプリチャージ回路
９０２をオンさせて、データ線９１１の電位を電源電位
（以下”Ｈ”と略記する）にプリチャージした後、メモ
リセルのワード線９１３を”Ｈ”にすると、メモリセル
９０１の内容が例えば”Ｈ”の場合にはデータ線９１１
の電荷がメモリセル９０１を通じて放電されて低電位
（以下”Ｌ”と略記する）になる。メモリセル９０１の
内容が”Ｌ”の場合は、データ線９１１からの放電の電
流パスがないため、データ線９１１は”Ｈ”のままであ
る。データ線９１１の電位がインバータ回路９０３で論
理反転され、その反転信号がセンス出力線９１４に出力
されることにより、メモリセル９０１の内容が出力され
る。

【０００８】また、図１０は、本願出願人が出願した特
願平４−２１７７６８号（アメリカ出願番号０８／１０
６，５５１）に開示された読み出し回路である。この回
路では、図９に示された回路に加えて、データ線９６１
の電位変化を検出して電流を供給するＰチャネルＭＯＳ
ＦＥＴ９５１と、このＭＯＳＦＥＴ９５１からの電流供
給を受けてデータ線９６１の電荷を放電するカレントミ
ラー回路９６０とを設けている。このカレントミラー回
路９６０は、２個のＮチャネルＭＯＳＦＥＴ９５２、９
５３から成る。

【０００９】前記図１０の読み出し回路では、読み出し
時に、データ線９６１の電荷がメモリセル９０１を通じ
て放電されて、データ線９６１の電位が低下変化する
と、カレントミラー回路９６０がデータ線９６１の電荷
を放電するので、前記図９の従来例のようにデータ線の
電荷の放電をメモリセル９０１のみを通じて行う場合に
比して、データ線９６１の電荷の放電を促進できて、読
み出しの高速化を図ることができる。

【００１０】図１４は、従来用いられてきたラッチ型セ
ンス回路を用いたＲＡＭの読み出し回路の要部構成を示
す。

【００１１】図１４において、１４０１、１４０２は各
々ＲＡＭの１列分のメモリセルアレイを示す。１４０３
はＲＡＭのメモリセル、１４３２、１４３３はメモリセ
ル１４０３のデータの読み出し／書き込みを行うための
ビット線、１４０４はプリチャージイネーブル線（ＰＲ
Ｃ）１４３１の電位設定によりビット線１４３２、１４
３３をプリチャージ及びイコライズするプリチャージ回
路である。

【００１２】ビット線１４３２、１４３３には、図１４
で図示を省略したが、多数のメモリセルが行方向に複数
接続されている。また、ワード線（ＷＬ）１４３０に
は、図示を省略したが、多数のメモリセルが列方向に接
続されている。１４０５は列アドレス入力線（ＡＤＲ）
１４３４の電位に従って１列分のメモリセルアレイ１４
０１又は１４０２の何れか一方のビット線を選択するセ
レクタ回路、１４０６は列アドレス入力線（ＡＤＲ）１
４３４のバッファ回路、１４３５、１４３６はセレクタ
回路１４０５により選択されたビット線と接続されるデ
ータ線である。前記データ線１４３５はデータの１ビッ
ト分の読み出し線となる。

【００１３】１４０７はラッチ型センス回路であって、
２個のインバータを構成するＰチャネルＭＯＳＦＥＴ１
４０８、１４０９及びＮチャネルＭＯＳＦＥＴ１４１
０、１４１１と、電流制御のためのＮチャネルＭＯＳＦ
ＥＴ１４１２とから成り、センスイネーブル線（ＳＥ
Ｎ）１４３７の電位設定でその動作が制御される。

【００１４】１４１３は書き込みのためのバッファ回路
であって、書き込みイネーブル線（ＷＥＮ）１４３９
が”Ｈ”のときに、入力線１４３８に入力されたデータ
をデータ線及びビット線を経てメモリセル１４０３に書
き込むものである。

【００１５】図１４に示したように、セレクタ回路１４
０５を設けて１対のビット線対を選択する理由は、
（１）面積の削減、（２）低消費電力化のためである。
即ち、メモリセルはプロセスの微細化により小面積で設
計できるが、読み出し回路等の周辺回路は、高速化を図
るためにメモリセルの縮小率ほど小面積になっていな
い。このため、１列のメモリセルアレイに１つづつ読み
出し回路及び書き込み回路を配置することは、サイズの
不整合が起こる。そこで、複数のビット線対から１対の
ビット線対を選択するセレクタ回路を配置している。ま
た、センス回路１４０７の数を減らすことは低消費電力
化に有効である。

【００１６】次に、図１４のＲＡＭの読み出し動作につ
いて、図１５に示した動作タイミング図を参照しながら
説明する。図１５では、図１４に示した読み出し回路の
各信号線番号に対応する電位波形には、各信号線と同一
符号を付している。

【００１７】尚、列アドレス入力線１４３４が”Ｈ”に
設定されており、セレクタ回路１４０５により１列のメ
モリセルアレイ１４０１のビット線１４３２、１４３３
が選択されているものとする。また、メモリセル１４０
３には論理値”１”が格納されているものとする。

【００１８】時刻ｔ１でワード線１４３０の電位を”
Ｈ”にすると、ビット線１４３３はメモリセル１４０３
を通じて”Ｌ”に引き下げられ始めると共に、ビット線
１４３２は”Ｈ”を出力する。

【００１９】時刻ｔ２で両ビット線１４３２、１４３３
間の電位差ΔＶｂｌが所定の電位になった時点で、セン
スイネーブル線１４３７の電位が”Ｈ”になる。センス
回路１４０７はラッチとして動作する。データ線１４３
５、１４３６はセレクタ回路１４０５を通してビット線
１４３２、１４３３と接続されているので、ビット線１
４３２、１４３３の電位変化と同様の電位変化を示す。
即ち、センス回路１４０７は、ビット線１４３２、１４
３３及びデータ線１４３５、１４３６の電位が等しい場
合には平衡状態にあるが、ビット線間に電位差ΔＶｂｌ
が発生するとこの電位差を増幅するように動作し、”
Ｈ”のビット線１４３２及びデータ線１４３５の電位を
電源電圧ＶＤＤまで引き上げ、”Ｌ”のビット線１４３
３及びデータ線１４３６の電位を接地電位ＶＳＳまで引
き下げる。

【００２０】時刻ｔ３でデータ線１４３６の電位が論理
しきい値よりも低くなると、読み出しデータが確定す
る。

【００２１】ワード線１４３０、プリチャージイネーブ
ル線１４３１、センスイネーブル線１４３７の電位は、
ほぼ同じ相のクロックタイミングで動作している。従っ
て、ワード線１４３０が”Ｌ”になると、プリチャージ
イネーブル線１４３１、センスイネーブル線１４３７
も”Ｌ”になるため、ビット線１４３２、１４３３及び
データ線１４３５、１４３６はセンス回路１４０７から
切り放された状態となり、ビット線１４３２、１４３３
及びデータ線１４３５、１４３６はプリチャージ回路１
４０４によりプリチャージ及びイコライズされる。

【００２２】このように、ラッチ型センス回路を用いた
読み出し回路は、入力線対に電位差が発生すると、ラッ
チ回路が平衡状態から非平衡状態に移行して入力電位差
を増幅するので、安定な読み出しが可能であり、大規模
な論理回路ブロックが存在する論理ＬＳＩの内蔵ＲＡＭ
の読み出し回路として広く用いられている。また、読み
出し動作時にセンス回路に流れる貫通電流が小さいの
で、低消費電流であるという特徴を有する。

【００２３】

【発明が解決しようとする課題】しかしながら、前記図
９の従来技術では、ビット線９１１の負荷９２０が極め
て大きく、読み出し時間が長いという問題があった。特
に、メモリセルは、面積の縮小を目的として小さなゲー
ト幅のＭＯＳＦＥＴを用いて構成されるため、そのメモ
リセルのドレイン容量が大きくなり、しかも多数のメモ
リセルがデータ線に接続されると、データ線９１１の負
荷９２０は著しく増大するため、データ線９１１の電荷
の放電に長時間を要し、読み出し時間が長くなる。

【００２４】また、図１０に記載された本出願人の提案
技術では、カレントミラー回路９６０をも通じてデータ
線の電荷を放電するので、図９の従来技術に比べて読み
出しの高速化が図れるものの、カレントミラー回路９６
０を構成するＭＯＳＦＥＴ９５３の放電電流の大きさに
も限界があるため、データ線９６１の負荷９２０が大き
くなると、読み出し時間の高速化の効果が薄れてしま
う。特に、マイクロプロセッサ等の用途では、回路の大
規模化からデータ線長が長くなるため、データ線の配線
抵抗も大きくなり、その結果、データ線の負荷容量が増
大して、読み出し時間が長くなる。

【００２５】更に、前記図１４に示した従来技術では、
次の問題がある。即ち、ＲＡＭが大規模化すると、既述
の通りビット線１４３２、１４３３の負荷（ビット線の
配線負荷容量、配線抵抗、メモリセルのドレイン容量）
が大きくなる。このようなビット線が１対選択されてデ
ータ線に接続されたデータ読み出し時には、ラッチ型セ
ンス回路１４０７は、データ線の負荷容量と、前記ビッ
ト線の大きい負荷容量との双方を放電することになるた
め、読み出し時間が長くなると共に、センス回路１４０
７が一方のデータ線を電源電圧ＶＤＤにまで増幅するの
に多くの消費電流を要する欠点がある。

【００２６】本発明は前記問題を解決するものであり、
その目的は、ビット線の負荷容量が大きくても、その電
位変化を短時間で検出できて、データ読み出しを高速に
行い得る読み出し回路を提供することにある。

【００２７】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、データの読み出し時、即ちビット線や
データ線からの電荷をカレントミラー回路やラッチ型セ
ンス回路を通じて放電する際には、その放電経路にトラ
ンジスタを配置し、このトランジスタにより放電経路の
一部を切り離した状態に等しくすることにより、小さな
容量のみを放電して、その放電速度を速め、データの読
み出しを高速化する。本発明では、このように介設する
トランジスタを飽和領域で動作させることにより、その
介設位置の前後間のインピーダンスを無限大に近づけ
て、その前後間を開放状態に等しくする。

【００２８】すなわち、請求項１記載の発明の半導体記
憶装置におけるデータの読み出し回路は、プリチャージ
期間に所定電位にプリチャージされ、複数個のメモリセ
ルが接続された第１のデータ線を有するダイナミック回
路より成る半導体記憶装置におけるデータの読み出し回
路であって、前記プリチャージ期間に所定電位にプリチ
ャージされる第２のデータ線と、前記第１のデータ線に
接続され、この第１のデータ線の電位変化を検出し、こ
の電位変化の検出時に電流を供給する電流供給手段と、
前記電流供給手段の供給電流を入力する電流入力端子、
及び前記第２のデータ線に接続された電流出力端子を有
し、前記電流入力端子に入力された前記電流供給手段の
供給電流を基準電流として前記電流出力端子から接地に
向って電流を流して前記第２のデータ線の電荷を放電す
るカレントミラー回路と、前記第１のデータ線と前記第
２のデータ線とを接続する制御トランジスタと、前記カ
レントミラー回路が電流を流す動作時に、前記制御トラ
ンジスタの制御電極の電位を、この制御トランジスタが
飽和領域で動作する中間電位に設定して、前記第１のデ
ータ線と第２のデータ線との間を開放状態に等しくする
開放制御手段とを備えたことを特徴とする。

【００２９】請求項２記載の発明は、前記請求項１記載
の半導体記憶装置におけるデータの読み出し回路におい
て、入力側が第２のデータ線に接続され、前記第２のデ
ータ線の電位を論理反転した電位が出力される出力線を
有するインバータ回路と、前記インバータ回路の出力線
に接続され、この出力線の電位の変化終了後に、電流供
給手段から供給される電流量を少なく制限する供給電流
量制御手段とを備えたことを特徴とする。

【００３０】請求項３記載の発明は、前記請求項２記載
の半導体記憶装置におけるデータの読み出し回路におい
て、供給電流量制御手段は、電流供給手段とカレントミ
ラー回路の電流入力端子との間に配置されたＰチャネル
ＭＯＳＦＥＴから成り、前記ＰチャネルＭＯＳＦＥＴの
ゲートにはインバータ回路の出力線が接続されることを
特徴とする。

【００３１】請求項４記載の発明は、前記請求項２記載
の半導体記憶装置におけるデータの読み出し回路におい
て、供給電流量制御手段は、カレントミラー回路と接地
との間に配置されたＰチャネルＭＯＳＦＥＴから成り、
前記ＰチャネルＭＯＳＦＥＴのゲートにはインバータ回
路の出力線が接続されることを特徴とする。

【００３２】請求項５記載の発明は、前記請求項１記載
の半導体記憶装置におけるデータの読み出し回路におい
て、第２のデータ線に接続され、この第２のデータ線の
電位の変化終了後に、電流供給手段から供給される電流
量を少なく制限する供給電流量制御手段を備えたことを
特徴とする。

【００３３】請求項６記載の発明は、前記請求項５記載
の半導体記憶装置におけるデータの読み出し回路におい
て、供給電流量制御手段は、電流供給手段とカレントミ
ラー回路の電流入力端子との間に配置されたＮチャネル
ＭＯＳＦＥＴから成り、前記ＮチャネルＭＯＳＦＥＴの
ゲートには第２のデータ線が接続されることを特徴とす
る。

【００３４】請求項７記載の発明は、前記請求項５記載
の半導体記憶装置におけるデータの読み出し回路におい
て、供給電流量制御手段は、カレントミラー回路と接地
との間に配置されたＮチャネルＭＯＳＦＥＴから成り、
前記ＮチャネルＭＯＳＦＥＴのゲートには第２のデータ
線が接続されることを特徴とする。

【００３５】請求項８記載の発明は、前記請求項１記載
の半導体記憶装置におけるデータの読み出し回路におい
て、第２のデータ線のプリチャージ時に、カレントミラ
ー回路の電流入力端子の電位を強制的に接地電位に設定
して、前記第２のデータ線と前記カレントミラー回路の
電流出力端子とを切り離す切り離し手段とを備えたこと
を特徴とする。

【００３６】請求項９記載の発明は、前記請求項１、
２、３、４、５、６、７又は８記載の半導体記憶装置に
おけるデータの読み出し回路において、カレントミラー
回路は、電流入力端子と接地線との間に配置され、制御
電極が前記電流入力端子に接続された第１のトランジス
タと、電流出力端子と接地線との間に配置され、制御電
極が前記電流入力端子に接続された第２のトランジスタ
とにより構成されることを特徴とする。

【００３７】請求項１０記載の発明は、前記請求項９記
載の半導体記憶装置におけるデータの読み出し回路にお
いて、第１及び第２のトランジスタは、共にＮチャネル
ＭＯＳＦＥＴより成ることを特徴とする。

【００３８】請求項１１記載の発明は、前記請求項１、
２、３、４、５、６、７、８、９、又は１０記載の半導
体記憶装置におけるデータの読み出し回路において、電
流供給手段はＰチャネルＭＯＳＦＥＴにより構成され、
前記ＰチャネルＭＯＳＦＥＴは、そのゲートが第１のデ
ータ線に接続され、そのソースが電源線に接続され、そ
のドレインから流れる電流を電流供給手段の供給電流と
することを特徴としている。

【００３９】請求項１２記載の発明の半導体記憶装置に
おけるデータの読み出し回路は、メモリセルが接続され
た２本のビット線より成るビット線対と、２本のデータ
線より成り、前記ビット線対に接続されたデータ線対
と、前記データ線対に接続され、前記メモリセルに記憶
されたデータを前記ビット線対から前記データ線対に読
み出すラッチ型センス回路とを備えると共に、データ書
き込み時に前記データ線対から前記ビット線対を経て前
記メモリセルにデータを書き込み可能とした半導体記憶
装置におけるデータの読み出し回路において、前記ビッ
ト線対と前記データ線対との間に配置される２個の制御
トランジスタと、前記各制御トランジスタの制御電極に
接続され、この制御電極の電位を制御する電位制御手段
とを備え、前記電位制御手段は、前記ラッチ型センス回
路が動作するデータ読み出し時には、前記各制御トラン
ジスタの制御電極の電位を電源電圧未満で且つ接地電位
を越える中間電位に設定して、前記各制御トランジスタ
を飽和領域で動作させ、一方、前記データ書き込み時に
は、前記各制御トランジスタを線形領域で動作させるよ
うにその制御電極の電位を設定することを特徴とする。

【００４０】請求項１３記載の発明は、前記請求項１２
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、ラッチ型センス回路は、各々が入力端子及び出
力端子を有する第１及び第２のインバータ回路より成
り、前記第１のインバータ回路の入力端子と第２のイン
バータ回路の出力端子とを接続した第１の入力線と、前
記第１のインバータ回路の出力端子と第２のインバータ
回路の入力端子とを接続した第２の入力線とを有し、前
記第１及び第２の入力線より成る入力線対はデータ線対
に接続されることを特徴とする。

【００４１】請求項１４記載の発明は、前記請求項１２
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、複数対のビット線対に対応して設けられ、その
対応する複数対のビット線対とデータ線対との間に配置
されたトランジスタより成るセレクタ回路を備え、この
セレクタ回路の動作により前記対応する複数対のビット
線対のうちから１対のビット線対を選択してデータの読
み出し及び書き込みを行い、前記各セレクタ回路を構成
するＣＭＯＳ型トランスファゲートにより制御トランジ
スタが構成されることを特徴とする。

【００４２】請求項１５記載の発明は、前記請求項１４
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、セレクタ回路は、対応する複数対のビット線対
を構成するビット線の本数と同数設けられ、対応するビ
ット線に接続されるＣＭＯＳ型トランスファーゲートよ
り成り、前記各ＣＭＯＳ型トランスファーゲートは、Ｐ
チャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを備
え、この両ＭＯＳＦＥＴの各ソース同士及びドレイン同
士が接続されることを特徴とする。

【００４３】請求項１６記載の発明は、前記請求項１５
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、電位制御手段は、所定の１対のビット線対を選
択する読み出し動作時には、セレクタ回路を構成するＣ
ＭＯＳ型トランスファーゲートのうち、前記選択すべき
所定の１対のビット線対に接続された２個のＣＭＯＳ型
トランスファーゲートを構成する２個のＰチャネルＭＯ
ＳＦＥＴ及び２個のＮチャネルＭＯＳＦＥＴの各ゲート
電位を電源電位未満で且つ接地電位を越える中間電位に
設定して、これ等４個のＭＯＳＦＥＴを飽和領域で動作
させ、一方、所定の１対のビット線を選択する書き込み
動作時には、その選択すべき所定の１対のビット線対に
接続された２個のＣＭＯＳ型トランスファーゲートを構
成する２個のＰチャネルＭＯＳＦＥＴの各ゲートの電位
を接地電位に設定すると共に、前記ＣＭＯＳ型トランス
ファーゲートを構成する２個のＮチャネルＭＯＳＦＥＴ
の各ゲートの電位を電源電位に設定して、これ等の４個
のＭＯＳＦＥＴを線形領域で動作させることを特徴とす
る。

【００４４】請求項１７記載の発明は、前記請求項１５
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、電位制御手段は、所定の１対のビット線対を選
択する読み出し動作時には、セレクタ回路を構成するＣ
ＭＯＳ型トランスファーゲートのうち、前記選択すべき
所定の１対のビット線対に接続された２個のＣＭＯＳ型
トランスファーゲートを構成する２個のＰチャネルＭＯ
ＳＦＥＴの各ゲートの電位を電源電位未満で且つ接地電
位を越える中間電位に設定して、この２個のＰチャネル
ＭＯＳＦＥＴを飽和領域で動作させると共に、前記ＣＭ
ＯＳ型トランスファーゲートを構成する２個のＮチャネ
ルＭＯＳＦＥＴの各ゲートの電位を接地電位に設定し
て、この２個のＮチャネルＭＯＳＦＥＴをオフさせ、一
方、所定の１対のビット線を選択する書き込み動作時に
は、その選択すべき所定の１対のビット線対に接続され
た２個のＣＭＯＳ型トランスファーゲートを構成する２
個のＰチャネルＭＯＳＦＥＴの各ゲートの電位を接地電
位に設定すると共に、前記ＣＭＯＳ型トランスファーゲ
ートを構成する２個のＮチャネルＭＯＳＦＥＴの各ゲー
トの電位を電源電位に設定して、これ等４個のＭＯＳＦ
ＥＴを線形領域で動作させることを特徴とする。

【００４５】請求項１８記載の発明は、前記請求項１６
記載の半導体記憶装置におけるデータの読み出し回路に
おいて、ビット線対に接続された２個のＣＭＯＳ型トラ
ンスファーゲートにおいて、その両ＣＭＯＳ型トランス
ファーゲートを構成する２個のＰチャネルＭＯＳＦＥＴ
のゲートは共通してセレクタ信号線に接続され、その両
ＣＭＯＳ型トランスファゲートを構成する２個のＮチャ
ネルＭＯＳＦＥＴのゲートは共通して他のセレクタ信号
線に接続され、電位制御手段は、前記ビット線対を経た
データ書き込み動作の直後に前記ビット線対を経たデー
タ読み出し動作が行われる時、前記セレクタ信号線と前
記他のセレクタ信号線とをイコライズするイコライズ手
段を有することを特徴とする。

【００４６】以上の構成により、請求項１ないし請求項
１１記載の発明では、メモリセルからのデータの読み出
し時には、トランジスタが飽和領域で動作するので、第
１のデータ線と第２のデータ線との間のインピーダンス
が無限大に近づいて開放状態に等しくなる。その結果、
カレントミラー回路は容量の小さい第２のデータ線の電
荷のみを放電する。従って、第１のデータ線に接続され
るメモリセルの個数が多くて第１のデータ線の負荷容量
が増大しても、第２のデータ線の放電、即ちデータ読み
出しが高速化される。

【００４７】特に、請求項２ないし請求項７記載の発明
では、データ読み出し後、即ちインバータ回路の出力線
又は第２のデータ線の電位確定後は、供給電流量制御手
段の動作により、電流供給手段からカレントミラー回路
への電流供給路を遮断できるので、カレントミラー回路
に流れる無駄なＤＣ電流が低減される。

【００４８】更に、請求項８記載の発明では、第２のデ
ータ線のプリチャージ時には、カレントミラー回路の電
流入力線（基準電流の入力線）の電位が接地電位に設定
される。その結果、カレントミラー回路が第２のデータ
線から切り放された状態になるので、第２のデータ線の
電位安定とプリチャージ時間の短縮が実現される。

【００４９】また、請求項１２ないし請求項１７記載の
発明では、メモリセルのデータをラッチ型センス回路に
よりビット線対からデータ線対に読み出す時には、制御
手段の制御によりトランジスタが飽和領域で動作して、
ビット線とデータ線との間のインピーダンスが無限大に
近づいて開放状態に等しくなる。その結果、ラッチ型セ
ンス回路はデータ線の電荷のみを放電するので、ビット
線に接続されるメモリセルの個数が多くてこのビット線
の負荷容量が増大しても、データ線の放電が短時間で行
われて、データ読み出しが高速化される。一方、データ
線からビット線を経てメモリセルにデータを書き込む時
には、トランジスタが線形領域で動作するので、データ
は低インピーダンスでメモリセルに伝送され、高速な書
き込み速度が確保される。

【００５０】

【発明の実施の形態】

（第１の実施の形態）図１は、本発明の第１の実施の形
態である読み出し回路の要部構成を示す回路図であり、
レジスタファイルの読み出し回路を示している。

【００５１】図１において、１０１はレジスタファイル
内のメモリセルであり、Ｎチャネル型のＭＯＳＦＥＴ１
０１ａ、１０１ｂ、ラッチ回路１０１ｃから成る。１１
０は前記メモリセル１０１が多数個（同図では１個のみ
図示している）接続された第１のデータ線（ビット
線）、１１１は第２のデータ線、１０２は前記第１のデ
ータ線１１０をプリチャージするＰチャネル型ＭＯＳＦ
ＥＴから成るプリチャージ回路、１０３は前記第２のデ
ータ線１１１をプリチャージするＰチャネル型ＭＯＳＦ
ＥＴから成るプリチャージ回路であって、これ等２つの
プリチャージ回路１０２、１０３はプリチャージイネー
ブル線１１２の制御により、各々第１及び第２のデータ
線１１０、１１１の電位を”Ｈ”にプリチャージする。

【００５２】１０４はＰチャネルＭＯＳＦＥＴ（電流供
給手段）であって、そのゲートが第１のデータ線１１０
に接続され、そのソースが電源線に接続される。このＰ
チャネルＭＯＳＦＥＴ１０４は、第１のデータ線の電位
Ｖｂが下記式１に示す値になると、そのドレインから電
流を流して、第１のデータ線１１０の電位変化を検出す
る。

【００５３】ＶＤＤ−Ｖｔｐ≧Ｖｂ …（式１） ここに、ＶＤＤは電源電位、ＶｔｐはＰチャネルＭＯＳ
ＦＥＴ１０４のしきい値電圧である。

【００５４】１３０はカレントミラー回路であって、こ
のカレントミラー回路１３０は、２個のＮチャネルＭＯ
ＳＦＥＴ１０５、１０６から成り、電流入力端子ＩＮと
電流出力端子ＯＵＴとを有する。前記電流入力端子ＩＮ
はＰチャネルＭＯＳＦＥＴ（電極供給手段）１０４のド
レインに接続され、電流出力端子ＯＵＴは第２のデータ
線１１１に接続される。前記一方のＮチャネルＭＯＳＦ
ＥＴ（第１のトランジスタ）１０５は、そのドレインが
電流入力端子ＩＮに接続され、そのソースが接地され、
そのゲート（制御電極）が前記電流入力端子ＩＮに接続
される。前記他方のＮチャネルＭＯＳＦＥＴ（第２のト
ランジスタ）１０６は、そのドレインが第２のデータ線
１１１に接続され、そのソースが接地され、そのゲート
（制御電極）が前記電流入力端子ＩＮに接続される。

【００５５】１０７は、本発明の特徴的な構成である制
御トランジスタであって、ＰチャネルＭＯＳＦＥＴより
成る。このＭＯＳＦＥＴ１０７は、そのソースが第１の
データ線１１０に、そのドレインが第２のデータ線１１
１に各々接続され、そのゲート（制御電極）には中間電
位供給線１０９を介して中間電位が供給される。この中
間電位は、図３に示す中間電位生成回路（開放制御手
段）３００により生成され、本実施の形態では、後述す
るように２．０Ｖ程度の電位である。

【００５６】次に、前記中間電位生成回路３００を説明
する。図３（ａ）において、３０１はプルアップのため
のＰチャネルＭＯＳＦＥＴ、３０２、３０４はプルダウ
ンのための直列接続されたＰチャネルＭＯＳＦＥＴであ
る。ＰチャネルＭＯＳＦＥＴ３０２は、そのゲートとド
レインとが接続される構成である。３０３は入力線３１
０に入力された電位設定信号を論理反転するためのイン
バータ回路である。電位設定信号３１０の電位が”Ｈ”
のときに出力線（図１に示した中間電位供給線）１０９
の電位は、ＰチャネルＭＯＳＦＥＴ３０１のオンによ
り”Ｈ”となり、電位設定信号３１０の電位が”Ｌ”の
ときに中間電位供給線１０９の電位は、接地線電位Ｖｓ
ｓよりもＰチャネルＭＯＳＦＥＴ３０２、３０４のしき
い値電圧Ｖｔｐだけ上った電位２・Ｖｔｐになる。

【００５７】前記図３（ａ）の中間電位生成回路３００
において、電源電圧を３．３Ｖ、ＰチャネルＭＯＳＦＥ
Ｔ３０２、３０４のしきい値電圧Ｖｔｎを０．７Ｖ程度
とすると、このしきい値電圧Ｖｔｐは基板バイアス効果
により上昇して約１Ｖとなるので、中間電位供給線１０
９に供給される中間電位は、２．０Ｖとなる。

【００５８】尚、本実施の形態では、出力負荷を駆動す
るためにインバータ回路１０８が設けられ、このインバ
ータ回路１０８は、入力側が第２のデータ線１１１に接
続され、この第２のデータ線１１１の電位を論理反転し
た電位をセンス出力線（出力線）１１４に出力する。

【００５９】次に、本実施の形態の読み出し回路の動作
を、図２に示した動作タイミング図を参照しながら、説
明する。尚、図２において、図１に示した読み出し回路
の各信号線番号に対応する電位波形には、各信号線と同
一符号を記してある。また、比較のため、図９に示した
従来の読み出し回路との比較タイミング図を図２（ａ）
に、図１０に示した従来のセンス回路との比較タイミン
グ図を図２（ｂ）に示してある。従来例での動作は、何
れも破線で表している。

【００６０】一般に、ＭＯＳＦＥＴがオンする条件は式
２に、飽和領域で動作する条件は式３で示される。

【００６１】Ｖｇｓ≧Ｖｔ …（式２） Ｖｄｓ≧Ｖｇｓ−Ｖｔ …（式３） ここで、Ｖｇｓはゲート・ソース間電位、Ｖｄｓは、ド
レイン・ソース間電位、ＶｔはＭＯＳＦＥＴのしきい値
電圧である。従って、ＭＯＳＦＥＴは、式２を満さない
場合にはオフし、式２を満し且つ式３を満さない場合に
は線形領域で動作する。また、式２及び式３の両方を満
す場合には、ＭＯＳＦＥＴは、飽和領域で動作する、即
ち、電流源として動作し、電流の流出入は可能であるが
インピーダンスが無限大の状態に等しくなる。

【００６２】前記の動作条件を基に動作を説明する。い
ま、メモリセル１０１に論理値“１”のデータが格納さ
れているとする。また、中間電位供給線１０９の電位を
Ｖｇｐ、第１のデータ線１１０の電位をＶｂ、第２のデ
ータ線１１１の電位をＶｄ、ＰチャネルＭＯＳＦＥＴ１
０７のしきい値電圧をＶｔｐとする。第１のデータ線１
１０の電位Ｖｂと、第２のデータ線１１１の電位Ｖｄと
は、データ読み出しに伴って変化するため、これ等の電
位変化に応じて前記式２、式３の一方又は双方を満す時
期も変化する。

【００６３】“Ｈ”を記憶する１つのメモリセル１０１
からの放電によってデータが読み出される場合を説明す
る。データの読み出し前では、第１のデータ線１１０の
電位Ｖｂ及び第２のデータ線１１１の電位Ｖｄ共に電源
電圧ＶＤＤにプリチャージされている。データの読み出
し初期では、ワード線１１３の“Ｈ”への変化により、
メモリセル１０１から放電が開始され、この放電により
第１のデータ線１００の電位が低下する。この状況で
は、ＰチャネルＭＯＳＦＥＴ１０７のゲート・ソース間
電圧Ｖｇｓ、ソース・ドレイン間電圧Ｖｄｓは式４、式
５に示す通りとなる。

【００６４】Ｖｇｓ＝Ｖｄ−Ｖｇｐ …（式４） Ｖｄｓ＝Ｖｄ−Ｖｂ …（式５） この２つの式を前記式２、式３に代入し、簡約化する
と、ＰチャネルＭＯＳＦＥＴ１０７のオン条件式は式
６、飽和動作条件式は式７となる。

【００６５】Ｖｇｐ≦Ｖｄ−Ｖｔｐ …（式６） Ｖｇｐ≧Ｖｂ−Ｖｔｐ …（式７） ここで、実際の数値例を出して説明する。電源電圧ＶＤ
Ｄを３．３Ｖ、ＰチャネルＭＯＳＦＥＴ１０７のしきい
値電圧Ｖｔｐを、基板バイアス効果による上昇を考慮し
て１．０Ｖとする。ＰチャネルＭＯＳＦＥＴ１０７のゲ
ート電圧Ｖｇｐは前記中間電位生成回路３００の生成電
圧、即ち２．０Ｖである。従って、データの読み出し初
期では、式６のオン条件式６は満足するが、式７の飽和
動作条件式は満足せず、ＰチャネルＭＯＳＦＥＴ１０７
は線形領域で動作する。

【００６６】次いで、第１のデータ線１１０の電位Ｖｂ
が低下し、３．０Ｖになると、式７の飽和動作条件式を
満足し、ＰチャネルＭＯＳＦＥＴ１０７は飽和領域で動
作し始める。このため、第１のデータ線１１０と第２の
データ線１１１との間のインピーダンスは無限大に近づ
く。

【００６７】その後、第１のデータ線１１０の電位Ｖｂ
が低下し、２．６Ｖ（ＶＤＤ−Ｖｔｐ＝３．３−０．
７）になると、ＰチャネルＭＯＳＦＥＴ１０４がオン
し、ドレイン電流が流れる。このＰチャネルＭＯＳＦＥ
Ｔ１０４のドレイン電流は基準電流としてカレントミラ
ー回路１３０に入力されるので、カレントミラー回路１
３０では、この基準電流に誘起されて、ＮチャネルＭＯ
ＳＦＥＴ１０６のドレインに出力電流が流れる。このＮ
チャネルＭＯＳＦＥＴ１０６のドレインはカレントミラ
ー回路１３０の電流出力端子ＯＵＴであって第２のデー
タ線１１１に接続されているので、第２のデータ線１１
１の電荷はカレントミラー回路１３０の出力電流により
放電される。このとき、ＰチャネルＭＯＳＦＥＴ１０７
は、既述の通り式６及び式７の双方を満たして、飽和領
域で動作している。従って、第１のデータ線１１０と第
２のデータ線１１１との間のインピーダンスは無限大に
近くなっており、２つのデータ線相互は開放状態に等し
くなる。ここで、第２のデータ線１１１の負荷容量１２
１は、ＰチャネルＭＯＳＦＥＴ１０３及びＮチャネルＭ
ＯＳＦＥＴ１０６の各ドレイン容量と、インバータ回路
１０８の入力容量との合計容量であって、小さな容量値
である。従って、第１のデータ線１１０の負荷１２０、
即ち、第１のデータ線１１０の配線抵抗及び配線容量
と、この第１のデータ線１１０に接続された複数個のメ
モリセル１０１のドレイン容量との合計容量が大きくな
っても、カレントミラー回路１０３のＮチャネルＭＯＳ
ＦＥＴ１０６は小さな負荷容量１２１を放電すればよ
く、従って、データ読み出しが高速に行われる。

【００６８】前記カレントミラー回路１３０による第２
のデータ線１１１の放電に伴い、この第２のデータ線１
１１の電位Ｖｄは低下し、第１のデータ線１１０の電位
Ｖｂよりも低くなる。この時、ＰチャネルＭＯＳＦＥＴ
１０７のゲート・ソース間電圧Ｖｇｓは式８で、ソース
・ドレイン間Ｖｄｓ電圧は式９で示される。

【００６９】Ｖｇｓ＝Ｖｂ−Ｖｇｐ …（式８） Ｖｄｓ＝Ｖｂ−Ｖｄ …（式９） この２つの式を前記式２及び式３に代入し、簡約化する
と、ＰチャネルＭＯＳＦＥＴ１０７のオン条件式は式１
０で、飽和動作条件式は式１１で示される。

【００７０】Ｖｇｐ≦Ｖｂ−Ｖｔｐ …（式１０） Ｖｇｐ≧Ｖｄ−Ｖｔｐ …（式１１） この時、第１のデータ線１１０の電位Ｖｂは２．６Ｖ
（ＤＤＤ−Ｖｔｐ）以下にあるので、式１０を満さず、
ＰチャネルＭＯＳＦＥＴ１０７はオフする。従って、第
２のデータ線１１１は、第１のデータ線１１０と切り離
された状態で、カレントミラー回路１３０の放電用Ｎチ
ャネルＭＯＳＦＥＴ１０６を通じて放電される。

【００７１】本実施の形態における読み出し回路の読み
出し時間Ｔｓｎは、図２（ａ）に示す通り、時間Ｔｄ１
と、時間Ｔｄ２と、時間Ｔｉｖｎとの合計時間となる。
ここで、時間Ｔｄ１は、ワード線１１３が“Ｈ”になっ
た後、第１のデータ線１１０の電位Ｖｂが電源電圧ＶＤ
ＤよりもＰチャネルＭＯＳＦＥＴ１０４のしきい値電圧
Ｖｔｐだけ低い電位（ＶＤＤ−Ｖｔｐ）に変化するまで
の時間であり、時間Ｔｄ２は、第１のデータ線１１０が
ＰチャネルＭＯＳＦＥＴ１０４のしきい値電圧を超えた
後、第２のデータ線１１１の電位Ｖｄがインバータ回路
１０８の論理しきい値電圧を超えるまでの時間、時間Ｔ
ｉｎｖは、インバータ回路１０８の遅延時間であり、こ
の遅延時間Ｔｉｎｖの経過後にセンス出力線１１４の電
位が確定する。

【００７２】よって、データの読み出し動作の大部分に
おいて、第２のデータ線１１１と第１のデータ線１１０
との間のインピーダンスを無限大に近づけて、放電用Ｎ
チャネルＭＯＳＦＥＴ１０６が駆動する負荷容量を小さ
くできるので、データの読み出し時間の高速化が可能で
ある。

【００７３】以上説明したように、本実施の形態では、
データ読み出し時には、その初期でメモリセル１０１か
らの電流放出により電位差を生成し、その後の主要な読
み出し動作時で、ＰチャネルＭＯＳＦＥＴ１０７を飽和
領域で動作及びオフさせて、第１のデータ線１１０と第
２のデータ線１１１との相互を開放状態に等しくしてデ
ータ読み出しを行うので、読み出し時間が高速化でき
る。

【００７４】これに対し、図９に示した従来の読み出し
回路では、図２（ａ）に示すように、データ線９１１の
放電は、メモリセル９０１内のＮチャネルＭＯＳＦＥＴ
９０１ａ、９０１ｂだけで行われるため、破線で示すよ
うに放電時間が遅くなる。遅延時間Ｔｄｐ９（＞Ｔｄ１
＋Ｔｄ２）後にデータ線９１１の電位はインバータ回路
９０３の論理しきい値電圧まで変化する。更に、インバ
ータ回路９０３の遅延時間Ｔｉｖｐ９後にセンス出力線
９１４の電位が確定する。インバータ回路９０３の入力
波形の傾きが小さい（緩やかである）ため、インバータ
回路９０３を図１のインバータ回路１０８と同じ構成の
ものを用いたとしても、遅延時間Ｔｉｖｐ９はインバー
タ回路１０８の遅延時間Ｔｉｖｎよりも大きくなる。従
って、図９の読み出し回路の読み出し時間Ｔｓｐ９はＴ
ｄｐ９とＴｉｖｐ９を加えた時間となり、本実施の形態
の読み出し時間Ｔｓｎよりも遅くなる。

【００７５】また、図１０に示した従来の読み出し回路
では、図２（ｂ）に示すように、データ線９６１が電源
電位ＶＤＤからしきい値電圧Ｖｔｐだけ低い電位ＶＤＤ
−Ｖｔｐにまで変化する時間は、図１の実施の形態と同
様にＴｄ１である。その後は、データ線９６１からの放
電は、メモリセル９０１内のＮチャネルＭＯＳＦＥＴ９
０１ａ、９０１ｂに加えてカレントミラー回路９６０内
のＮチャネルＭＯＳＦＥＴ９５３でも行われるが、デー
タ線の負荷が大きくなると、ＮチャネルＭＯＳＦＥＴ９
５３の放電電流にも限界があるため、破線で示すように
放電時間は長くなる。遅延時間Ｔｄｐ１０（＞Ｔｄ２）
後にデータ線９６１の電位はインバータ回路９５４の論
理しきい値電圧まで変化し、その後、インバータ回路９
５４の遅延時間Ｔｉｖｐ１０後にセンス出力線９６２の
電位が確定する。インバータ回路９５４の入力波形の傾
きは小さいため、インバータ回路９５４を図１のインバ
ータ回路１０８と同じ構成のものを用いたとしても、遅
延時間Ｔｉｖｐ１０はインバータ回路１０８の遅延時間
Ｔｉｖｎよりも大きくなる。従って、図１０の読み出し
回路の読み出し時間Ｔｓｐ１０は、時間Ｔｄ１と時間Ｔ
ｄｐ１０と遅延時間Ｔｉｖｐ１０とを加えた時間とな
り、本実施の形態の読み出し時間Ｔｓｎよりも遅くな
る。

【００７６】図３（ｂ）は、中間電位供給線１０９の電
位を中間電位Ｖｔｐに下げる場合の中間電位生成回路３
００´の構成図である。

【００７７】図３（ｂ）において、３０５はプルダウン
のためのＰチャネルＭＯＳＦＥＴである。電位設定信号
３１０の電位が”Ｈ”のときに中間電位供給線１０９の
電位は”Ｈ”となり、電位設定信号３１０の電位が”
Ｌ”のときに中間電位供給線１０９の電位は接地線電位
よりもＰチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐだ
け上った電圧Ｖｔｐになる。第１のデータ線１１０と第
２のデータ線１１１がＮチャネルＭＯＳＦＥＴでＶＤＤ
−Ｖｔｎまでプリチャージされるときには、図３（ｂ）
の回路を用いると、数２及び数３の条件が満足されるの
で、ＰチャネルＭＯＳＦＥＴ１０７は飽和領域で動作す
ることができる。

【００７８】尚、ＲＯＭ等の用途において、ビット線
（第１のデータ線に対応）の幅に対して読み出し回路の
セル幅が大きくなる場合には、面積の整合性をとるため
に、ビット線を選択する列選択用のＭＯＳＦＥＴを配置
することがある。本実施の形態のＰチャネルＭＯＳＦＥ
Ｔ１０７は、その列選択用のＭＯＳＦＥＴとしても使用
することが可能である。この場合の具体例は、後述する
第５の実施の形態に示される。

【００７９】また、本実施の形態では、カレントミラー
回路の構成にＮチャネルＭＯＳＦＥＴを用いたが、Ｐチ
ャネルＭＯＳＦＥＴを用いても同様の回路が構成でき
る。

【００８０】（第２の実施の形態）図４は、この発明の
第２の実施の形態の読み出し回路の要部構成を示し、レ
ジスタファイルの読み出し回路を示している。尚、図１
と同様の構成を示す部分は、同一の符号を付している。

【００８１】図４（ａ）及び（ｂ）において、４０１、
４０２は各々ＰチャネルＭＯＳＦＥＴであって、センス
出力線１１４の電位に従ってＰチャネルＭＯＳＦＥＴ１
０４から供給される電流量を少なく制限又は零にするた
めのものである。

【００８２】図４（ａ）に示す読み出し回路では、Ｐチ
ャネルＭＯＳＦＥＴ（電流供給量制御手段）４０１は、
ソースがＰチャネルＭＯＳＦＥＴ（電流供給手段）１０
４のドレインに接続され、ドレインがカレントミラー回
路１３０の電流入力端子ＩＮに接続され、そのゲートが
インバータ回路１０８のセンス出力線１１４に接続され
る。

【００８３】従って、図４（ａ）の読み出し回路では、
第２のデータ線１１１がプリチャージされてセンス出力
線１１４が”Ｌ”の際では、ＰチャネルＭＯＳＦＥＴ４
０１は導通可能な状態にある。その後のデータ読み出し
時に、第１のデータ線１１０の電位低下に伴ってＰチャ
ネルＭＯＳＦＥＴ１０４からカレントミラー回路１３０
へ基準電流が流れてカレントミラー回路１３０が第２の
データ線１１１の電荷を放電し、この放電に伴い第２の
データ線１１１の電位が低下し、インバータ回路１０８
のセンス出力線１１４の電位が”Ｈ”に確定すると、Ｐ
チャネルＭＯＳＦＥＴ４０１がオフ動作するので、Ｐチ
ャネルＭＯＳＦＥＴ１０４とカレントミラー回路１３０
との間に存在したＤＣ電流パスが遮断されて、この読み
出し回路にＤＣ電流は流れなくなる。

【００８４】また、図４（ｂ）に示す読み出し回路で
は、ＰチャネルＭＯＳＦＥＴ（供給電流量制御手段）４
０２は、そのソースがカレントミラー回路１３０の２個
のＮチャネルＭＯＳＦＥＴ１０５、１０６のソース同士
の接続点に接続され、ドレインが接地され、そのゲート
にはインバータ回路１０８のセンス出力線１１４が接続
される。従って、この読み出し回路は、図４（ａ）の読
み出し回路と同様に、センス出力線１１４の電位が”
Ｈ”に確定した時点でＤＣ電流が無駄に流れることを解
消できるので、読み出し時間の短縮に加えて低消費電力
化が実現できる。

【００８５】（第３の実施の形態）図５は、本発明の第
３の実施の形態の読み出し回路の要部構成を示し、レジ
スタファイルの読み出し回路を示している。尚、図１と
同様の構成を示す部分は、同一の符号を付している。

【００８６】図５（ａ）及び（ｂ）において、５０１、
５０２は第２のデータ線１１１の電位に従ってＰチャネ
ルＭＯＳＦＥＴ１０４からの供給電流量を少なく制限又
は零にするＮチャネルＭＯＳＦＥＴである。

【００８７】図５（ａ）に示す読み出し回路では、Ｎチ
ャネルＭＯＳＦＥＴ（供給電流量制御手段）５０１は、
ドレインがＰチャネルＭＯＳＦＥＴ（電流供給手段）１
０４のドレインに接続され、ソースがカレントミラー回
路１３０の電流入力端子１０ＩＮに接続され、そのゲー
トが第２のデータ線１１１に接続される。

【００８８】従って、図５（ａ）読み出し回路では、第
２のデータ線１１１が”Ｈ”にプリチャージされている
際には、ＮチャネルＭＯＳＦＥＴ５０１は導通可能な状
態にあり、従ってその後のデータ読み出し時には、Ｐチ
ャネルＭＯＳＦＥＴ（電流供給手段）１０４からカレン
トミラー回路１３０に基準電流が流れて、第２のデータ
線１１１の電荷が放電され、この第２のデータ線１１１
の電位が”Ｌ”に確定すると、ＮチャネルＭＯＳＦＥＴ
（供給電流量制御手段）５０１がオフ動作するので、カ
レントミラー回路１３０へのＤＣ電流パスが遮断され
て、ＤＣ電流が流れなくなり、低消費電力化が図られ
る。

【００８９】また、図５（ｂ）に示す読み出し回路で
は、ＮチャネルＭＯＳＦＥＴ（供給電流量制御手段）５
０２は、そのドレインがカレントミラー回路１３０の２
個のＮチャネルＭＯＳＦＥＴ１０５、１０６のソースに
接続され、そのソースが接地され、そのゲートが第２の
データ線１１１に接続される。従って、図５（ｂ）の読
み出し回路も、第２のデータ線１１１の電位が”Ｌ”に
確定した時点でＤＣ電流が無駄に流れることを解消で
き、読み出し時間の短縮に加えて低消費電力化が実現で
きる。

【００９０】（第４の実施の形態）図６は、本発明の第
４の実施の形態の読み出し回路の要部構成を示し、レジ
スタファイルの読み出し回路を示している。尚、図１と
同様の構成を示す部分は、同一の符号を付している。

【００９１】図６において、６００は電位設定手段（切
り離し手段）であり、この電位設定手段６００は、Ｎチ
ャネルＭＯＳＦＥＴ６０１とインバータ回路６０２とを
有する。インバータ回路６０２は、プリチャージ信号線
１１２に入力されるプリチャージ信号を論理反転する。
前記ＮチャネルＭＯＳＦＥＴ６０１は、カレントミラー
回路１３０の電流入力端子ＩＮと接地線との間に配置さ
れ、そのゲートに前記インバータ回路６０２の論理反転
信号を受け、この受信時、即ち第２のデータ線１１１の
プリチャージ期間にオンして、カレントミラー回路１３
０の電流入力端子ＩＮの電位を強制的に接地電位に設定
する。

【００９２】本実施の形態の読み出し回路は次の欠点を
解決する。即ち、カレントミラー回路１３０の電流入力
線ＩＮの電位は、ＰチャネルＭＯＳＦＥＴ１０４とＮチ
ャネルＭＯＳＦＥＴ１０５との抵抗成分で分圧された電
位になる。従って、ＮチャネルＭＯＳＦＥＴ１０５のゲ
ートの幅を小さく設定すると、ＮチャネルＭＯＳＦＥＴ
１０６のゲートの電位が高くなる。更に、ＮチャネルＭ
ＯＳＦＥＴ１０６のゲートの幅を大きく設定すると、大
きな出力電流、即ちＮチャネルＭＯＳＦＥＴ１０６に大
きなドレイン電流が得られるので、読み出し時間を短縮
できる。しかし、第２のデータ線１１１の放電が終了し
ても、ＮチャネルＭＯＳＦＥＴ１０６のゲートの電位は
しきい値電圧を超えたままであり、ＮチャネルＭＯＳＦ
ＥＴ１０６はオンし続ける。その結果、ＮチャネルＭＯ
ＳＦＥＴ１０５のゲートの幅を小さく設定し過ぎると、
次に第２のデータ線１１１をプリチャージする際には、
前記オンし続けるＮチャネルＭＯＳＦＥＴ１０６が第２
のデータ線１１１の電位を”Ｌ”に固定しようとしてお
り、且つプリチャージ回路１０３とＮチャネルＭＯＳＦ
ＥＴ１０６との間にＤＣ電流パスができるため、第２の
データ線１１１の電位が”Ｈ”にまでプリチャージする
時間が長くなったり、”Ｈ”にまでプリチャージされな
い場合がある。

【００９３】しかし、本実施の形態では、プリチャージ
回路（ＰチャネルＭＯＳＦＥＴ）１０３のオンにより第
２のデータ線１１１がプリチャージされる際には、Ｎチ
ャネルＭＯＳＦＥＴ６０１がオン状態となるので、カレ
ントミラー回路１３０の電流入力端子ＩＮの電位、即ち
２個のＮチャネルＭＯＳＦＥＴ１０５、１０６のゲート
の電位が接地電位にまで低下する。これにより、Ｎチャ
ネルＭＯＳＦＥＴ１０６がオフ状態となり、カレントミ
ラー回路１３０の電流出力端子ＯＵＴが第２のデータ線
１１１から切り離された状態になる。よって、Ｎチャネ
ルＭＯＳＦＥＴ１０５のゲート幅を小さく設定して読み
出し時間の短縮を図りつつ、その読み出し後に行われる
第２のデータ線１１１のプリチャージ時には、その第２
のデータ線１１１の電位安定とプリチャージ時間の短縮
とを図ることができる。

【００９４】尚、本実施の形態で示した電位設定手段６
００は、前記図４及び図５に示した読み出し回路に適用
しても、同様の効果が得られるのは勿論である。

【００９５】（第５の実施の形態）図７は、本発明の第
５の実施の形態の読み出し回路の要部構成を示し、ＲＯ
Ｍの読み出し回路を示している。尚、図１と同様の構成
の部分は、同一の符号を付して、その説明を省略する。

【００９６】ＲＯＭ等の応用においては、メモリセルの
幅に対して読み出し回路の幅が大きい関係上、セレクタ
回路を設け、このセレクタ回路により、複数本のビット
線から１本のビット線を選択して、この選択したビット
線からの信号を読み出す方式が採用される。本実施の形
態は、このようなセレクタ回路を有する読み出し回路に
本発明を適用したものである。

【００９７】図７において、７１１、７１６はビット
線、７００はＲＯＭのメモリセルであって、図ではビッ
ト線７１１に接続されたメモリセルのみが図示されてい
る。メモリセル７００にはワード線７１０が接続され、
このワード線７１０の電位が立ち上がった時、このワー
ド線７１０に接続されたメモリセル７００を介して対応
するビット線７１１又は７１６の電位が”Ｌ”に引き落
とされる。各ビット線７１１、７１６は、各々、配線抵
抗、配線容量及びメモリセルのドレイン容量等からなる
負荷７２０、７２１を有する。

【００９８】前記ビット線７１１、７１６は、各々、セ
レクタ回路としてのＰチャネルＭＯＳＦＥＴ７０３、７
０８を介して第２のデータ線１１１に接続されている。
このＰチャネルＭＯＳＦＥＴ７０３、７０８は、各々、
そのゲートに列アドレス選択線７１３、７１８が接続さ
れ、この選択線７１３、７１８の電位は、後述する中間
電位に設定される。このＰチャネルＭＯＳＦＥＴ７０
３、７０８は、対応するビット線７１１、７１６と第２
のデータ線１１１との間のインピーダンスを無限大に近
づけてその両者間を開放状態に等しくする本発明の開放
制御手段として機能する。

【００９９】ＰチャネルＭＯＳＦＥＴ７０１、７０６
は、本発明の電流供給手段を構成し、そのゲートは対応
するビット線７１１、７１６に接続され、そのソースが
電源線に接続され、対応するビット線の電位変化時にこ
れを検出してそのドレインから電流を供給する。

【０１００】ＰチャネルＭＯＳＦＥＴ７０２、７０７
は、各々、そのソースがＰチャネルＭＯＳＦＥＴ７０
１、７０６のドレインに接続され、そのドレインがカレ
ントミラー回路１３０の電流入力端子ＩＮに接続され、
そのゲートが他の列アドレス選択線７１２、７１７に接
続される。

【０１０１】図８は、前記列アドレス選択線７１２、７
１３、７１７、７１８に供給する中間電位を生成する中
間電位生成回路の構成例を示す。同図において、８２０
はアドレス｛ａn-1.... ａ0 ｝及びその論理反転信号
｛ｘａn-1.... ｘａ0 ｝の入力線、８０１は前記入力線
８２０からアドレス｛ａn-1.... ａ0 ｝が入力される多
入力ＮＡＮＤゲートより成る第１のデコーダ回路、８０
２は前記入力線８２０からアドレスの論理反転信号｛ｘ
ａn-1.... ｘａ0 ｝が入力される他の多入力ＮＡＮＤゲ
ートより成る第２のデコーダ回路、８０３、８０４は前
記図３（ａ）に示した中間電位生成回路３００と同一構
成の第１及び第２の中間電位生成回路である。前記第１
の中間電位生成回路８０３は、第１のデコーダ回路８０
１の出力を受け、アドレス選択時に中間電位を生成し、
この中間電位は列アドレス選択線７１３に出力される。
第１のデコーダ回路８０１の出力電位は、バッファ回路
８０５を経て列アドレス選択線７１２に供給される。ま
た、前記第２の中間電位生成回路８０４は、第２のデコ
ーダ回路８０２の出力を受け、アドレス選択時に中間電
位を生成し、この中間電位は列アドレス選択線７１８に
出力される。第２のデコーダ回路８０２の出力電位は、
バッファ回路８０６を経て列アドレス選択線７１７に供
給される。

【０１０２】次に、本実施の形態のＲＯＭの読み出し回
路の動作について説明する。例えば、ビット線７１１を
選択する場合には、列アドレス選択線７１２の電位は”
Ｌ”に、列アドレス選択線７１３の電位はＰチャネルＭ
ＯＳＦＥＴ７０３が飽和領域で動作するような中間電位
に各々設定される。同時に、選択されないビット線７１
６のセレクタ回路をディスエーブルにするため、列アド
レス選択線７１７の電位は”Ｈ”に、列アドレス選択線
７１８の電位も”Ｈ”に各々設定する。従って、選択さ
れたビット線７１１の電位の低下に伴ってＰチャネルＭ
ＯＳＦＥＴ（電極供給手段）７０１は電流を供給し、こ
の電流がＰチャネルＭＯＳＦＥＴ７０２を経てカレント
ミラー回路１３０の電流入力端子ＩＮに流れる。その結
果、カレントミラー回路１３０は第２のデータ線１１１
の電荷を放電し、その進行に伴いセンス出力線１１４の
電位が確定すると、読み出しが終了する。

【０１０３】ＲＯＭの列選択のための従来のセレクタ回
路では、これを構成するＭＯＳＦＥＴのゲートに接地電
位が印可されて、セレクタ回路は線形領域で動作するた
め、セレクタ回路の両端のノードは抵抗で接続された状
態と等しくなる。これに対し、本実施の形態では、Ｐチ
ャネルＭＯＳＦＥＴ（セレクタ回路）７０３、７０８
は、そのゲートに中間電位が与えられて、飽和領域で動
作するので、選択されたビット線（第１のデータ線）７
１１又は７１６と第２のデータ線１１１とが切り離され
た状態になる。その結果、カレントミラー回路１３０の
ＮチャネルＭＯＳＦＥＴ１０６から見た負荷容量は、選
択されたビット線（第１のデータ線）７１１又は７１６
の容量の分だけ小さくなるので、読み出しが短時間で行
われ、読み出し速度が高速になる。

【０１０４】しかも、本実施の形態では、ＰチャネルＭ
ＯＳＦＥＴ７０３、７０８が、セレクタ回路としての機
能と、本発明の開放制御手段としての機能とを併せ持つ
ので、セレクタ回路を別途持つ回路構成よりも回路規模
を小さくでき、面積の削減化が可能である。

【０１０５】尚、本実施の形態で示したように複数本の
データ線から１本のデータ線を選択する読み出し回路に
回路に対し、前記図４、図５及び図６に示した構成を付
加してもよいのは勿論である。

【０１０６】（第６の実施の形態）図１１は、本発明の
第６の実施の形態であるＲＡＭの読み出し回路の要部構
成を示す。

【０１０７】図１１において、１１０１、１１０２は各
々ＲＡＭの１列分のメモリセルアレイ、１１３２、１１
３３は前記メモリセルアレイ１１０１に配置されたビッ
ト線、１１８２、１１８３は前記他のメモリセルアレイ
１１０２に配置されたビット線である。以下、メモリセ
ルアレイ１１０１、１１０２は同一構成であり、以下、
一方のみの構成を説明する。１１０３は１対のビット線
に接続されるメモリセル、１１３０はワード線ＷＬであ
り、このワード線ＷＬ（１１３０）には前記メモリセル
１１０３が多数個（図では２個）列方向に接続される。
前記各対のビット線には、図示を省略したが、多数のメ
モリセル１１０３が行方向に接続される。この１対のビ
ット線（１１３２，１１３３）、（１１８２，１１８
３）より成るビット線対を経て前記メモリセル１１０３
に記憶されたデータを読み出したり、データをメモリセ
ル１１０３に書き込む。１１０４は、プリチャージイネ
ーブル線（ＰＲＣ）１１３１の電位に応じて各ビット線
を所定電位にプリチャージ及びイコライズするプリチャ
ージ回路である。

【０１０８】１１３５、１１３６はデータ線であり、こ
の２本のデータ線より成る１対のデータ線対には、前記
各ビット線対が接続される。データ線１１３５はデータ
の１ビット分の読み出し線となる。

【０１０９】１１０７はラッチ型センス回路であって、
前記２本のデータ線１１３５、１１３６に接続される。
このセンス回路１１０７は、ＰチャネルＭＯＳＦＥＴ１
１０８とＮチャネルＭＯＳＦＥＴ１１１０とを直列接続
して成る第１のインバータ回路１１９０と、他のＰチャ
ネルＭＯＳＦＥＴ１１０９とＮチャネルＭＯＳＦＥＴ１
１１１とを直列接続して成る第２のインバータ回路１１
９１とから成る。第１のインバータ回路１１９０の入力
端子ｉｎ１と第２のインバータ回路１１９１の出力端子
ｏｕｔ２とが第１の入力線１１０７ａにより接続され、
この入力線１１０７ａがデータ線１１３６に接続され
る。また、第１のインバータ回路１１９０の出力端子ｏ
ｕｔ１と第２のインバータ回路１１９１の入力端子ｉｎ
２とが第２の入力線１１０７ｂにより接続され、この入
力線１１０７ｂがデータ線１１３５に接続される。ま
た、このセンス回路１１０７は、電流制御のためのＮチ
ャネルＭＯＳＦＥＴ１１１２を有し、このＭＯＳＦＥＴ
１１１２は、センスイネーブル線（ＳＥＮ）１１３７
が”Ｈ”のときにオン動作して、センス回路１１０７の
センス動作を開始させる。

【０１１０】１１１３はデータをメモリセル１１０３に
書き込むためのバッファ回路であって、書き込みイネー
ブル線（ＷＥＮ）１１３９が”Ｈ”のとき、入力線１１
３８のデータを１対のデータ線１１３５、１１３６及び
所定の１対のビット線（例えば１１３２、１１３３）を
経てメモリセル１１０３に書き込むものである。

【０１１１】１１０５は、各列のメモリセルアレイ１１
０１、１１０２の何れか一方のビット線対を選択するセ
レクタ回路（制御トランジスタ）である。このセレクタ
回路１１０５は、４個のＣＭＯＳ型トランスファゲート
１１７０、１１７１、１１７２、１１７３を有し、これ
等各トランスファゲートは、各ビット線１１３２、１１
３３、１１８２、１１８３に接続されると共に、各々、
Ｐチャネル及びＮチャネルのＭＯＳＦＥＴの組（１１４
１，１１４２）、（１１４３，１１４４）、（１１４
５，１１４６）、（１１４７，１１４８）より成り、こ
れ等各組を構成する２個のＭＯＳＦＥＴは、相互にソー
ス同士及びドレイン同士が接続されている。

【０１１２】前記セレクタ回路１１０５において、１対
のビット線１１３２、１１３３に接続された２個のＣＭ
ＯＳ型トランスファゲート１１７０、１１７１では、各
ＮチャネルＭＯＳＦＥＴ１１４２、１１４４のゲート
（制御電極）にセレクタ信号線ＣＳＬ（１１６０）が接
続され、各ＰチャネルＭＯＳＦＥＴ１１４１、１１４３
のゲート（制御電極）に他のセレクタ信号線ＸＣＳＬ
（１１６１）が接続される。更に、他の１対のビット線
１１８２、１１８３に接続された２個のＣＭＯＳ型トラ
ンスファゲート１１７２、１１７３では、各Ｎチャネル
ＭＯＳＦＥＴ１１４６、１１４８のゲート（制御電極）
にセレクタ信号線ＣＳＲ（１１６２）が接続され、各Ｐ
チャネルＭＯＳＦＥＴ１１４５、１１４７のゲート（制
御電極）に他のセレクタ信号線ＸＣＳＲ（１１６３）が
接続されている。

【０１１３】前記セレクタ信号線ＣＳＬ、ＣＳＲ及び他
のセレクタ信号線ＸＣＳＬ、ＸＣＳＲの電位を設定する
回路を説明する。この回路は、列アドレス入力線ＡＤＲ
（１１３４）のバッファ回路１１５０により構成され
る。

【０１１４】次に、前記バッファ回路（電位制御手段）
１１５０の内部構成を説明する。このバッファ回路１１
５０は、アドレス入力線Ａ、書込み制御信号入力線Ｗを
持ち、出力線ＮＯＵＴがセレクタ選択信号ＣＳＬ１１６
０に、出力線ＰＯＵＴがセレクタ信号線ＸＣＳＬ１１６
１に各々接続される。

【０１１５】出力線ＮＯＵＴには、プルアップ用のＰチ
ャネルＭＯＳＦＥＴ１１５２、プルアップ用のＮチャネ
ルＭＯＳＦＥＴ１１５３、プルダウン用のＮチャネルＭ
ＯＳＦＥＴ１１５４とが接続される。アドレス入力線１
１３４の電位が”Ｈ”で且つ書き込み動作を行う場合
（ＷＥＮが”Ｈ”の場合）には、前記プルアップ用のＰ
チャネルＭＯＳＦＥＴ１１５２をオンさせて、出力線Ｎ
ＯＵＴの電位を電源電位ＶＤＤとする。アドレス入力線
１１３４の電位が”Ｈ”で且つ読み出し動作を行う場合
（ＷＥＮが”Ｌ”の場合）には、プルアップ用のＮチャ
ネルＭＯＳＦＥＴ１１５３をオンさせて、出力線ＮＯＵ
Ｔの電位、即ちセレクタ信号線ＣＳＬ１１６０の電位
を、電源電圧ＶＤＤよりもＮチャネルＭＯＳＦＥＴ１１
５３のしきい値電圧Ｖｔｎだけ低い中間電位（ＶＤＤ−
Ｖｔｎ）にプルアップされる。ここで、電源電圧ＶＤＤ
を３．３Ｖ、ＮチャネルＭＯＳＦＥＴ１１５３のしきい
値電圧Ｖｔｎを０．７Ｖとすると、このしきい値電圧Ｖ
ｔｎが基板バイアス効果により上昇して約１．０Ｖに上
昇するため、セレクタ信号線ＣＳＬ１１６０の電位は
２．３Ｖ程度の中間電位になる。また、アドレス入力線
１１３４が”Ｌ”の場合には、プルダウン用のＮチャネ
ルＭＯＳＦＥＴ１１５４をオンさせて、出力線ＮＯＵＴ
の電位を接地電位ＶＳＳとする。

【０１１６】更に、前記バッファ回路１１５０におい
て、出力線ＰＯＵＴには、プルアップ用のＰチャネルＭ
ＯＳＦＥＴ１１５６、プルダウン用のＮチャネルＭＯＳ
ＦＥＴ１１５７、プルアップ用のＮチャネルＭＯＳＦＥ
Ｔ１１５５とが接続される。アドレス入力線１１３４の
電位が”Ｈ”で且つ書き込み動作を行う場合（ＷＥＮ
が”Ｈ”の場合）には、プルダウン用のＮチャネルＭＯ
ＳＦＥＴ１１５７をオンさせて、出力線ＰＯＵＴを接地
電位ＶＳＳとする。アドレス入力線１１３４の電位が”
Ｈ”で且つ読み出し動作を行う場合（ＷＥＮが”Ｌ”の
場合）には、プルアップ用のＮチャネルＭＯＳＦＥＴ１
１５５をオンさせて、出力線ＰＯＵＴの電位、すなわ
ち、セレクタ信号線ＸＣＳＬ１１６１の電位を前記と同
様に中間電位（ＶＤＤ−Ｖｔｎ＝２．３Ｖ）とする。ア
ドレス入力線１１３４が”Ｌ”の場合には、プルアップ
用のＰチャネルＭＯＳＦＥＴ１１５６をオンさせて、電
源電位ＶＤＤとする。

【０１１７】前記バッファ回路１１５０には、Ｐチャネ
ルＭＯＳＦＥＴ１１５８（イコライズ手段）が設けられ
る。このＰチャネルＭＯＳＦＥＴ１１５８は、書き込み
直後に同一列のメモリセルアレイからデータの読み出し
を行う場合に、電源電圧ＶＤＤまで設定されたセレクタ
信号線を所定の中間電位まで早期に引き落とすためのも
のである。例えば、セレクタ信号線ＣＳＬ１１６０が書
き込み時に電源電位ＶＤＤに設定されており、その直後
にデータ読み出しを行う場合を想定すると、電源電圧Ｖ
ＤＤに設定されたセレクタ信号線ＣＳＬ１１６０の電位
と、接地電位ＶＳＳに設定されたセレクタ信号線ＸＣＳ
Ｌ１１６１とを、ＰチャネルＭＯＳＦＥＴ１１５８によ
りイコライズして、セレクタ信号線ＣＳＬ１１６０を中
間電位に設定する。このＰチャネルＭＯＳＦＥＴ１１５
８のゲートに制御電圧を与えるために、状態遷移検出回
路１１５５を設けている。書き込みイネーブル線（ＷＥ
Ｎ）１１３９が”Ｈ”から”Ｌ”に変化した時に、状態
遷移検出回路１１５５はパルス電圧を発生し、その発生
期間だけ両セレクタ信号線ＣＳＬ１１６０、ＸＣＳＶＬ
１１６１をイコライズする。その後、ＮチャネルＭＯＳ
ＦＥＴ１１５５で中間電位（ＶＤＤ−Ｖｔｎ）までプル
アップする。

【０１１８】１１５１はバッファ回路１１５０と同様構
成のバッファ回路である。この回路は、列アドレス信号
ＡＤＲが”Ｌ”の場合に、書き込みまたは読み出しの動
作に応じて、セレクタ信号線ＣＳＲ１１６２、ＸＣＳＲ
１１６３の電位設定を行うように動作する。

【０１１９】次に、本実施の形態のＲＡＭの読み出し動
作を図１２に示した動作タイミング図を参照しながら説
明する。この説明は、前記第１の実施の形態において既
述した式２のＭＯＳＦＥＴのオン条件式、及び式３の飽
和動作条件式に基いて行う。尚、図１２では、図１１に
示した読み出し回路の各信号線番号に対応する電位波形
には、各信号線と同一符号を付してある。また、比較の
ため、図１４に示した従来例の電位波形を併せて示して
いる。

【０１２０】ビット線１１３３の電位をＶｂ、セレクタ
回路１１０５の出力であるデータ線１１３６の電位をＶ
ａ、セレクタ信号ＸＣＳＬ１１６１の電位（即ち、Ｐチ
ャネルＭＯＳＦＥＴ１１４３のゲート電位）をＶｇｐ、
ＰチャネルＭＯＳＦＥＴ１１４３のしきい値電圧をＶｔ
ｐとする。ビット線１１３３の電位Ｖｂとデータ線１１
３６の電位Ｖａとは、データの読み出しと共に変化する
ので、これ等の電位変化に応じて式２、式３を満す時期
が変化する。

【０１２１】列アドレス入力線１１３４は“Ｈ”に設定
され、セレクタ回路１１０５により列１１０１のビット
線１１３２、１１３３が選択され、また、メモリセル１
１０３には論理“１”のデータが格納されているものと
する。ビット線１１３２の電位は、予め、プリチャージ
電位に設定され、且つメモリセル１１０３からの放電が
ないので、その電位は変化しない。

【０１２２】データの読み出しの当初、時刻ｔ１でワー
ド線１１３０が“Ｈ”に変化すると、ビット線１１３３
はメモリセル１１０３により“Ｌ”に放電され、ビット
線１１３２は“Ｈ”を出力する。

【０１２３】このとき、ＰチャネルＭＯＳＦＥＴ１１４
３のゲート・ソース間電圧は式１２により、ソース・ド
レイン間電圧は式１３により示される。

【０１２４】Ｖｇｓ＝Ｖａ−Ｖｇｐ …（式１２） Ｖｄｓ＝Ｖａ−Ｖｂ …（式１３） この２式を前記第１の実施の形態の式２、式３に代入
し、簡約化すると、下記のＰチャネルＭＯＳＦＥＴ１１
４３のオン条件式は式１４、飽和動作条件式は式１５で
示される。

【０１２５】Ｖｇｐ≦Ｖａ−Ｖｔｐ …（式１４） Ｖｇｐ≧Ｖｂ−Ｖｔｐ …（式１５） ここで、第１の実施の形態と同様に実際の数値例を出し
て説明する。本実施の形態でも、電源電圧ＶＤＤを３．
３Ｖ、ＰチャネルＭＯＳＦＥＴ１１４３のしきい値電圧
Ｖｔｐを０．７Ｖとする。セレクタ信号線ＸＣＳＬ１１
６１の電位，即ちＰチャネルＭＯＳＦＥＴ１１４３のゲ
ートの電位Ｖｇｐは、既述の通り２．３Ｖである。従っ
て、オン条件式１４は満足するが、飽和動作条件式１５
は満足せず、ＰチャネルＭＯＳＦＥＴ１１４３は線形領
域で動作する。

【０１２６】一方、ＮチャネルＭＯＳＦＥＴ１１４４は
次のように動作する。即ち、セレクタ信号ＣＳＬ１１６
０の電位、即ちＮチャネルＭＯＳＦＥＴ１１４４のゲー
ト電位をＶｇｎ、そのしきい値電圧をＶｔｎとすると、
ＮチャネルＭＯＳＦＥＴ１１４４のゲート・ソース間電
圧は式１６、ソース・ドレイン間電圧は式１７で示され
る。

【０１２７】Ｖｇｓ＝Ｖｇｎ−Ｖａ …（式１６） Ｖｄｓ＝Ｖｂ−Ｖａ …（式１７） ここでは後に述べるオン条件の制約から、ビット線１１
３３の電位Ｖｂはデータ線Ｖａよりも高い場合のみを想
定している。この２つの式を式２及び式３に代入し、簡
約化すると、ＮチャネルＭＯＳＦＥＴ１１４４のオン条
件式は式１８、飽和動作条件式は式１９となる。

【０１２８】Ｖｇｎ≧Ｖａ＋Ｖｔｎ …（式１８） Ｖｇｎ≦Ｖｂ＋Ｖｔｎ …（式１９） 本実施の形態では、ＮチャネルＭＯＳＦＥＴ１１４４の
しきい値電圧Ｖｔｎを０．７Ｖとする。ＮチャネルＭＯ
ＳＦＥＴ１１４４のゲート電位Ｖｇｎは既述の通り２．
３Ｖである。従って、前記飽和動作条件式１９は満足す
るが、オン条件式１８を満足せず、ＮチャネルＭＯＳＦ
ＥＴ１１４４はオフしている。

【０１２９】次いで、ビット線１１３３の電位Ｖｂが低
下し、３．０Ｖになると、前記飽和動作条件式１５を満
足し、ＰチャネルＭＯＳＦＥＴ１１４３は飽和領域での
動作を開始し、ビット線１１３３とデータ線１１３６と
の間のインピーダンスは無限大に近づき、両信号線間は
開放状態に等しくなる。

【０１３０】一方、時刻ｔ２で２本のビット線１１３
２、１１３３間の電位差ΔＶｂ１が所定電位になれば、
センスイネーブル線１１３７の電位が“Ｈ”になる。セ
ンス回路１１０７はラッチ回路として動作し、２本のデ
ータ線１１３５、１１３６の電位が等しい場合には平衡
状態にあるが、前記の通り２本のビット線１１３２、１
１３３間に電位差ΔＶｂ１が発生した場合には、この電
位差ΔＶｂ１を増幅するように動作して、“Ｈ”側のデ
ータ線１１３５の電位を電源電圧ＶＤＤまで、“Ｌ”側
のデータ線１１３６の電位を接地電位ＶＳＳまで増幅す
る。既述の通りＰチャネルＭＯＳＦＥＴ１１４３は飽和
領域で動作していて、ビット線１１３３とデータ線１１
３６との間は開放状態に等しく、データ線１１３６は、
大きな負荷（配線容量、配線抵抗及びメモリセル１１０
３のドレイン容量等を合計した負荷）を持つビット線１
１３３とは切り離された状態にある。その結果、図１２
の波形に示すように、“Ｌ”出力をするビット線１１３
３はほとんどメモリセル１１０３のＮチャネルＭＯＳＦ
ＥＴのみで放電されて、図１４の従来例（ビット線１４
３３の電位変化で図示）とは異なり、緩やかな電位変化
をし、一方、ラッチ型センス回路１１０７は小さな負荷
容量のデータ線１１３６のみを放電して、データ線１１
３６の電位低下が急峻になり、図１４の従来例（ビット
線１４３６の破線で示す電位変化）よりも電位変化が著
しく、その分、データ読み出しが高速に行える。

【０１３１】その後、データ線１１３６の放電の進行に
伴い、このデータ線１１３６の電位Ｖａがビット線１１
３３の電位Ｖｂよりも低くなると、この時のＰチャネル
ＭＯＳＦＥＴ１１４３のゲート・ソース間電圧は式２
０、ソース・ドレイン間電圧は式２１で示される。

【０１３２】Ｖｇｓ＝Ｖｂ−Ｖｇｐ …（式２０） Ｖｄｓ＝Ｖｂ−Ｖａ …（式２１） この２つの式を前記式２及び式３に代入し、簡約化する
と、ＰチャネルＭＯＳＦＥＴ１１４３のオン条件式は式
２２に、飽和動作条件式は式２３になる。

【０１３３】Ｖｇｐ≦Ｖｂ−Ｖｔｐ …（式２２） Ｖｇｐ≧Ｖａ−Ｖｔｐ …（式２３） このとき、前記オン条件式１８を満たさなくなるので、
ＰチャネルＭＯＳＦＥＴ１１４３はオフする。

【０１３４】一方、ＮチャネルＭＯＳＦＥＴ１１４４
は、データ線１１３６の電位Ｖａが放電により更に低下
し、１．６Ｖ未満になると、前記オン条件式１８を満
し、飽和領域で動作する。従って、ビット線１１３３と
データ線１１３６との間のインピーダンスは無限大に近
く、これ等信号線は開放状態に等しくなるので、データ
線１１３６の電荷は、ビット線１１３３とは切り離され
た状態で、センス回路１１０７を通じて放電される。

【０１３５】時刻ｔ０でデータ線１１３６の電位が、図
示しない後段の回路の論理しきい値よりも低くなって、
読み出しデータが確定する。

【０１３６】その後、メモリセル１１０３の放電により
ビット線１１３３の電位Ｖｂも１．６Ｖ以下に低下する
と、ＮチャネルＭＯＳＦＥＴ１１４４は飽和動作条件式
１９を満さず、インピーダンスの小さな線形領域で動作
する。しかし、データ線１１３６の電位Ｖａは確定して
おり、読み出しは終了しているので、問題はない。

【０１３７】従って、読み出し動作の大部分において、
データ線１１３６とビット線１１３３との間のインピー
ダンスを無限大に近づけて、センス回路１１０７が駆動
する負荷容量をデータ線１１３６の容量のみに小さくで
きるので、読み出し時間の高速化が実現できる。

【０１３８】一方、書き込み動作時には、ＰチャネルＭ
ＯＳＦＥＴ１１４３のゲート電位はセレクタ信号線ＸＣ
ＳＬ１１６１により接地電位Ｖｓｓに、またＮチャネル
ＭＯＳＦＥＴ１１４４のゲート電位はセレクタ信号線Ｃ
ＳＬ１１６０により電源電位ＶＤＤに設定される。従っ
て、ＰチャネルＭＯＳＦＥＴ１１４３及びＮチャネルＭ
ＯＳＦＥＴ１１４４の各ゲート・ソース間電圧が最大に
なって、その各オン抵抗が最も小さくなる。その結果、
データ書き込み時間が短縮されて、高速な書き込み動作
が実現される。

【０１３９】ワード線１１３０、プリチャージイネーブ
ル線１１３１、センスイネーブル線１１３７の電位は、
ほぼ同じ相のクロックタイミングで動作している。従っ
て、ワード線１１３０が”Ｌ”になると、プリチャージ
イネーブル線１１３１、センスイネーブル線１１３７
も”Ｌ”になるため、ビット線１１３２、１１３３およ
びデータ線１１３５、１１３６はセンス回路１１０７か
ら切り放された状態となり、プリチャージとイコライズ
が行われる。

【０１４０】（第７の実施の形態）図１３は、本発明の
第７の実施の形態であるＲＡＭの読み出し回路の要部構
成を示す。尚、前記図１１と同様の構成の部分は、同一
の符号を付してその説明を省略する。

【０１４１】本実施の形態は、前記第６の実施の形態を
一部改良したものである。即ち、セレクタ回路１１０５
を構成する４個のＮチャネルＭＯＳＦＥＴ１１４２、１
１４４、１１４６及び１１４８は、前記第６の実施の形
態で説明したように、読み出し動作の初期からオフして
おり、後半の所定時点で前記式１８及び式１９を満して
飽和領域で動作し始めるので、これ等４個のＮチャネル
ＭＯＳＦＥＴを読み出し動作時には常時オフに制御する
ものである。

【０１４２】図１３において、１２５０は列アドレス入
力線のバッファ回路（電位制御手段）であって、アドレ
ス入力線Ａ及び書込み制御信号入力線Ｗを持ち、出力線
ＮＯＵＴがセレクタ選択信号ＣＳＬ１２６０、出力線Ｐ
ＯＵＴがセレクタ信号線ＸＣＳＬ１２６１に各々接続さ
れる。出力線ＮＯＵＴは、アドレス入力線１１３４の電
位が”Ｈ”で且つ書き込み動作を行う場合（ＷＥＮが”
Ｈ”の場合）には、プルアップ用のＰチャネルＭＯＳＦ
ＥＴ１２５１のオン動作により電源電位ＶＤＤとなり、
アドレス入力線１１３４の電位が”Ｈ”で且つ読み出し
動作を行う場合（ＷＥＮが”Ｌ”の場合）、及びアドレ
ス入力線１１３４が”Ｌ”の場合には、プルダウン用の
ＮチャネルＭＯＳＦＥＴ１２５２のオン動作により接地
電位ＶＳＳとなる。前記図１１のバッファ回路１１５０
のように中間電位生成用のＮチャネルＭＯＳＦＥＴ１１
５３は設けられない。出力線ＰＯＵＴの電位設定のため
の構成は、前記図１１に示したバッファ回路１１５０の
構成と同一である。１２５１は、前記バッファ回路１２
５０と同様の構成の回路である。

【０１４３】従って、本実施の形態では、例えばビット
線１１３２、１１３３を選択した読み出し動作時には、
セレクタ回路１１０５の２個のＮチャネルＭＳＯＦＥＴ
１１４２、１１４４は共に常時オフ状態にあるものの、
２個のＰチャネルＭＳＯＦＥＴ１１４１、１１４３が飽
和領域で動作するので、ビット線１１３２、１１３３と
データ線１１３５、１１３６との間は開放状態に等しく
なり、その結果、ラッチ型センス回路１１０７は小さな
負荷容量のデータ線１１３５、１１３６のみの電荷を放
電するので、読み出し速度の高速化が可能になると共
に、図１１の中間電位生成用のＮチャネルＭＯＳＦＥＴ
１１５３を設けない分、バッファ回路１２５０の構成を
簡易にできる効果を奏する。書き込み動作時には、第６
の実施の形態と同様にセレクタ回路１１０５のＭＯＳＦ
ＥＴを線形領域で動作させるので、データを低インピー
ダンスでメモリセルに伝送できて、高速な書き込み動作
が確保される。

【０１４４】尚、以上の説明では、トランジスタとして
ＭＯＳＦＥＴを用いたが、動作の類似性から、バイポー
ラトランジスタや、ＧａＡｓのＭＥＳＦＥＴ等を用いて
もよいのは言うまでもない。

【０１４５】

【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明によれば、データの読み出し時に
は、大きな負荷容量の第１のデータ線と小さい負荷容量
の第２のデータ線との間のインピーダンスを無限大に近
づけて開放状態に等しくしたので、容量の小さい第２の
データ線の電荷のみを放電して、その放電を短時間で行
うことができ、データの読み出しを高速化できる。

【０１４６】特に、請求項２ないし請求項７記載の発明
によれば、データ読み出し後は、電流供給手段からカレ
ントミラー回路への電流供給路を遮断したので、カレン
トミラー回路に流れる無駄なＤＣ電流を低減できる。

【０１４７】更に、請求項８記載の発明によれば、第２
のデータ線のプリチャージ時には、カレントミラー回路
を第２のデータ線から切り放した状態にしたので、第２
のデータ線の電位安定とプリチャージ時間の短縮とが実
現できる。

【０１４８】また、請求項１２ないし請求項１７記載の
発明によれば、データの読み出し時には、ビット線とデ
ータ線との間のインピーダンスを無限大に近づけて開放
状態に等しくし、これによりラッチ型センス回路が放電
する電荷をデータ線の電荷のみに制限したので、データ
線の放電を短時間で行って、データ読み出しを高速化で
きる。一方、データの書き込む時には、データを低イン
ピーダンスでメモリセルに伝送するので、高速な書き込
み速度を確保できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のレジスタファイル
の読み出し回路の要部構成を示す図である。

【図２】第１の実施の形態のレジスタファイルの読み出
し回路の動作のタイミングチャートを示す図である。

【図３】第１の実施の形態のレジスタファイルの読み出
し回路における中間電位生成回路の構成を示す図であ
る。

【図４】本発明の第２の実施の形態のレジスタファイル
の読み出し回路の要部構成を示す図である。

【図５】本発明の第３の実施の形態のレジスタファイル
の読み出し回路の要部構成を示す図である。

【図６】本発明の第４の実施の形態のレジスタファイル
の読み出し回路の要部構成を示す図である。

【図７】本発明の第５の実施の形態のＲＯＭの読み出し
回路の要部構成を示す回路図である。

【図８】第５の実施の形態のＲＯＭの読み出し回路にお
けるデコーダ回路の要部構成を示す図である。

【図９】従来のレジスタファイルの読み出し回路の構成
を示す図である。

【図１０】他の従来のレジスタファイルの読み出し回路
の構成を示す図である。

【図１１】本発明の第６の実施の形態のＲＡＭの読み出
し回路の要部構成を示す図である。

【図１２】第６の実施の形態のＲＡＭの読み出し回路の
動作のタイミングチャートを示す図である。

【図１３】本発明の第７の実施の形態のＲＡＭの読み出
し回路の要部構成を示す図である。

【図１４】従来のＲＡＭの読み出し回路の要部構成を示
す図である。

【図１５】従来のＲＡＭの読み出し回路の動作のタイミ
ングチャートを示す図である。

【符号の説明】

１０１ メモリセル １０４ ＰチャネルＭＯＳＦＥＴ（電流
供給手段） １０５ ＮチャネルＭＯＳＦＥＴ（第１
のトランジスタ） １０６ ＮチャネルＭＯＳＦＥＴ（第２
のトランジスタ） １０７ ＰチャネルＭＯＳＦＥＴ（制御
トランジスタ） １０８ インバータ回路 １１０ 第１のデータ線 １１１ 第２のデータ線 １１４ センス出力線（出力線） １３０ カレントミラー回路 ＩＮ 電流入力端子 ＯＵＴ 電流出力端子 ３００ 中間電位生成回路（開放制御手
段） ４０１、４０２ ＰチャネルＭＯＳＦＥＴ（供給
電流量制御手段） ５０１、５０２ ＮチャネルＭＯＳＦＥＴ（供給
電流量制御手段） ６００ 電位設定手段（切り離し手段） ７００ メモリセル ７１１、７１６ ビット線（第１のデータ線） ７０１、７０６ ＰチャネルＭＯＳＦＥＴ（電流
供給手段） ７０３、７０８ ＰチャネルＭＯＳＦＥＴ（トラ
ンジスタ） ８０３、８０４ 中間電位設定回路 １１０３ メモリセル １１０４ プリチャージ回路 １１０５ セレクタ回路（電位制御手段） １１０７ ラッチ型センス回路 ｉｎ１，ｉｎ２ 入力端子 ｏｕｔ１，ｏｕｔ２ 出力端子 １１０７ａ 第１の入力線 １１０７ｂ 第２の入力線 １１６０ 第１のインバータ回路 １１６２ 第２のインバータ回路 1132，1133 ビット線 1135，1136 データ線 1141，1143 1145，1147 ＰチャネルＭＯＳＦＥＴ 1142，1144 1146，1148 ＮチャネルＭＯＳＦＥＴ １１５８ ＰチャネルＭＯＳＦＥＴ（イコ
ライズ手段） 1170，1171，1172，1173 ＣＭＯＳ型トランス
ファゲート ＣＳＬ，ＣＳＲ セレクタ信号線 ＸＣＳＬ，ＸＣＳＲ 他のセレクタ信号線

Claims (18)

【特許請求の範囲】
1. 【請求項１】 プリチャージ期間に所定電位にプリチャ
   ージされ、複数個のメモリセルが接続された第１のデー
   タ線を有するダイナミック回路より成る半導体記憶装置
   におけるデータの読み出し回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
   第２のデータ線と、 前記第１のデータ線に接続され、この第１のデータ線の
   電位変化を検出し、この電位変化の検出時に電流を供給
   する電流供給手段と、 前記電流供給手段の供給電流を入力する電流入力端子、
   及び前記第２のデータ線に接続された電流出力端子を有
   し、前記電流入力端子に入力された前記電流供給手段の
   供給電流を基準電流として前記電流出力端子から接地に
   向って電流を流して前記第２のデータ線の電荷を放電す
   るカレントミラー回路と、 前記第１のデータ線と前記第２のデータ線とを接続する
   制御トランジスタと、 前記カレントミラー回路が電流を流す動作時に、前記制
   御トランジスタの制御電極の電位を、この制御トランジ
   スタが飽和領域で動作する中間電位に設定して、前記第
   １のデータ線と第２のデータ線との間を開放状態に等し
   くする開放制御手段とを備えたことを特徴とする半導体
   記憶装置におけるデータの読み出し回路。
2. 【請求項２】 入力側が第２のデータ線に接続され、前
   記第２のデータ線の電位を論理反転した電位が出力され
   る出力線を有するインバータ回路と、 前記インバータ回路の出力線に接続され、この出力線の
   電位の変化終了後に、電流供給手段から供給される電流
   量を少なく制限する供給電流量制御手段とを備えたこと
   を特徴とする請求項１記載の半導体記憶装置におけるデ
   ータの読み出し回路。
3. 【請求項３】 供給電流量制御手段は、 電流供給手段とカレントミラー回路の電流入力端子との
   間に配置されたＰチャネルＭＯＳＦＥＴから成り、 前記ＰチャネルＭＯＳＦＥＴのゲートにはインバータ回
   路の出力線が接続されることを特徴とする請求項２記載
   の半導体記憶装置におけるデータの読み出し回路。
4. 【請求項４】 供給電流量制御手段は、 カレントミラー回路と接地との間に配置されたＰチャネ
   ルＭＯＳＦＥＴから成り、 前記ＰチャネルＭＯＳＦＥＴのゲートにはインバータ回
   路の出力線が接続されることを特徴とする請求項２記載
   の半導体記憶装置におけるデータの読み出し回路。
5. 【請求項５】 第２のデータ線に接続され、この第２の
   データ線の電位の変化終了後に、電流供給手段から供給
   される電流量を少なく制限する供給電流量制御手段を備
   えたことを特徴とする請求項１記載の半導体記憶装置に
   おけるデータの読み出し回路。
6. 【請求項６】 供給電流量制御手段は、 電流供給手段とカレントミラー回路の電流入力端子との
   間に配置されたＮチャネルＭＯＳＦＥＴから成り、 前記ＮチャネルＭＯＳＦＥＴのゲートには第２のデータ
   線が接続されることを特徴とする請求項５記載の半導体
   記憶装置におけるデータの読み出し回路。
7. 【請求項７】 供給電流量制御手段は、 カレントミラー回路と接地との間に配置されたＮチャネ
   ルＭＯＳＦＥＴから成り、 前記ＮチャネルＭＯＳＦＥＴのゲートには第２のデータ
   線が接続されることを特徴とする請求項５記載の半導体
   記憶装置におけるデータの読み出し回路。
8. 【請求項８】 第２のデータ線のプリチャージ時に、カ
   レントミラー回路の電流入力端子の電位を強制的に接地
   電位に設定して、前記第２のデータ線と前記カレントミ
   ラー回路の電流出力端子とを切り離す切り離し手段とを
   備えたことを特徴とする請求項１記載の半導体記憶装置
   におけるデータの読み出し回路。
9. 【請求項９】 カレントミラー回路は、 電流入力端子と接地線との間に配置され、制御電極が前
   記電流入力端子に接続された第１のトランジスタと、 電流出力端子と接地線との間に配置され、制御電極が前
   記電流入力端子に接続された第２のトランジスタとによ
   り構成されることを特徴とする請求項１、２、３、４、
   ５、６、７又は８記載の半導体記憶装置におけるデータ
   の読み出し回路。
10. 【請求項１０】 第１及び第２のトランジスタは、共に
    ＮチャネルＭＯＳＦＥＴより成ることを特徴とする請求
    項９記載の半導体記憶装置におけるデータの読み出し回
    路。
11. 【請求項１１】 電流供給手段はＰチャネルＭＯＳＦＥ
    Ｔにより構成され、 前記ＰチャネルＭＯＳＦＥＴは、そのゲートが第１のデ
    ータ線に接続され、そのソースが電源線に接続され、そ
    のドレインから流れる電流を電流供給手段の供給電流と
    することを特徴とする請求項１、２、３、４、５、６、
    ７、８、９、又は１０記載の半導体記憶装置におけるデ
    ータの読み出し回路。
12. 【請求項１２】 メモリセルが接続された２本のビット
    線より成るビット線対と、 ２本のデータ線より成り、前記ビット線対に接続された
    データ線対と、 前記データ線対に接続され、前記メモリセルに記憶され
    たデータを前記ビット線対から前記データ線対に読み出
    すラッチ型センス回路とを備えると共に、 データ書き込み時に前記データ線対から前記ビット線対
    を経て前記メモリセルにデータを書き込み可能とした半
    導体記憶装置におけるデータの読み出し回路において、 前記ビット線対と前記データ線対との間に配置される２
    個の制御トランジスタと、 前記各制御トランジスタの制御電極に接続され、この制
    御電極の電位を制御する電位制御手段とを備え、 前記電位制御手段は、前記ラッチ型センス回路が動作す
    るデータ読み出し時には、前記各制御トランジスタの制
    御電極の電位を電源電圧未満で且つ接地電位を越える中
    間電位に設定して、前記各制御トランジスタを飽和領域
    で動作させ、一方、前記データ書き込み時には、前記各
    制御トランジスタを線形領域で動作させるようにその制
    御電極の電位を設定することを特徴とする半導体記憶装
    置におけるデータの読み出し回路。
13. 【請求項１３】 ラッチ型センス回路は、 各々が入力端子及び出力端子を有する第１及び第２のイ
    ンバータ回路より成り、 前記第１のインバータ回路の入力端子と第２のインバー
    タ回路の出力端子とを接続した第１の入力線と、 前記第１のインバータ回路の出力端子と第２のインバー
    タ回路の入力端子とを接続した第２の入力線とを有し、 前記第１及び第２の入力線より成る入力線対はデータ線
    対に接続されることを特徴とする請求項１２記載の半導
    体記憶装置におけるデータの読み出し回路。
14. 【請求項１４】 複数対のビット線対に対応して設けら
    れ、その対応する複数対のビット線対とデータ線対との
    間に配置されたトランジスタより成るセレクタ回路を備
    え、このセレクタ回路の動作により前記対応する複数対
    のビット線対のうちから１対のビット線対を選択してデ
    ータの読み出し及び書き込みを行い、 前記各セレクタ回路を構成するＣＭＯＳ型トランスファ
    ゲートにより制御トランジスタが構成されることを特徴
    とする請求項１２記載の半導体記憶装置におけるデータ
    の読み出し回路。
15. 【請求項１５】 セレクタ回路は、 対応する複数対のビット線対を構成するビット線の本数
    と同数設けられ、対応するビット線に接続されるＣＭＯ
    Ｓ型トランスファーゲートより成り、 前記各ＣＭＯＳ型トランスファーゲートは、Ｐチャネル
    ＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを備え、この
    両ＭＯＳＦＥＴの各ソース同士及びドレイン同士が接続
    されることを特徴とする請求項１４記載の半導体記憶装
    置におけるデータの読み出し回路。
16. 【請求項１６】 電位制御手段は、 所定の１対のビット線対を選択する読み出し動作時に
    は、セレクタ回路を構成するＣＭＯＳ型トランスファー
    ゲートのうち、前記選択すべき所定の１対のビット線対
    に接続された２個のＣＭＯＳ型トランスファーゲートを
    構成する２個のＰチャネルＭＯＳＦＥＴ及び２個のＮチ
    ャネルＭＯＳＦＥＴの各ゲート電位を電源電位未満で且
    つ接地電位を越える中間電位に設定して、これ等４個の
    ＭＯＳＦＥＴを飽和領域で動作させ、 一方、所定の１対のビット線を選択する書き込み動作時
    には、その選択すべき所定の１対のビット線対に接続さ
    れた２個のＣＭＯＳ型トランスファーゲートを構成する
    ２個のＰチャネルＭＯＳＦＥＴの各ゲートの電位を接地
    電位に設定すると共に、前記ＣＭＯＳ型トランスファー
    ゲートを構成する２個のＮチャネルＭＯＳＦＥＴの各ゲ
    ートの電位を電源電位に設定して、これ等の４個のＭＯ
    ＳＦＥＴを線形領域で動作させることを特徴とする請求
    項１５記載の半導体記憶装置におけるデータの読み出し
    回路。
17. 【請求項１７】 電位制御手段は、 所定の１対のビット線対を選択する読み出し動作時に
    は、セレクタ回路を構成するＣＭＯＳ型トランスファー
    ゲートのうち、前記選択すべき所定の１対のビット線対
    に接続された２個のＣＭＯＳ型トランスファーゲートを
    構成する２個のＰチャネルＭＯＳＦＥＴの各ゲートの電
    位を電源電位未満で且つ接地電位を越える中間電位に設
    定して、この２個のＰチャネルＭＯＳＦＥＴを飽和領域
    で動作させると共に、前記ＣＭＯＳ型トランスファーゲ
    ートを構成する２個のＮチャネルＭＯＳＦＥＴの各ゲー
    トの電位を接地電位に設定して、この２個のＮチャネル
    ＭＯＳＦＥＴをオフさせ、 一方、所定の１対のビット線を選択する書き込み動作時
    には、その選択すべき所定の１対のビット線対に接続さ
    れた２個のＣＭＯＳ型トランスファーゲートを構成する
    ２個のＰチャネルＭＯＳＦＥＴの各ゲートの電位を接地
    電位に設定すると共に、前記ＣＭＯＳ型トランスファー
    ゲートを構成する２個のＮチャネルＭＯＳＦＥＴの各ゲ
    ートの電位を電源電位に設定して、これ等４個のＭＯＳ
    ＦＥＴを線形領域で動作させることを特徴とする請求項
    １５記載の半導体記憶装置におけるデータの読み出し回
    路。
18. 【請求項１８】 ビット線対に接続された２個のＣＭＯ
    Ｓ型トランスファーゲートにおいて、その両ＣＭＯＳ型
    トランスファーゲートを構成する２個のＰチャネルＭＯ
    ＳＦＥＴのゲートは共通してセレクタ信号線に接続さ
    れ、その両ＣＭＯＳ型トランスファゲートを構成する２
    個のＮチャネルＭＯＳＦＥＴのゲートは共通して他のセ
    レクタ信号線に接続され、 電位制御手段は、前記ビット線対を経たデータ書き込み
    動作の直後に前記ビット線対を経たデータ読み出し動作
    が行われる時、前記セレクタ信号線と前記他のセレクタ
    信号線とをイコライズするイコライズ手段を有すること
    を特徴とする請求項１６記載の半導体記憶装置における
    データの読み出し回路。