JP2005310301A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】回路設計を簡略化しつつ、カップリングノイズの影響を低減出来る不揮発性半導体記憶装置を提供すること。
【解決手段】半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタを備えたメモリセルと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、前記メモリセルへのデータの書き込み時または消去時において活性化されて第１電圧を発生し、該第１電圧を前記ワード線に供給する第１チャージポンプ回路と、前記第１チャージポンプ回路が非活性化された際に、前記第１電圧ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを備える。
【選択図】 図３

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。

近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている（以下、このようなメモリセルを備えたフラッシュメモリを２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。

またフラッシュメモリにおいては、書き込み、読み出し、及び消去動作終了時にワード線等の電圧をリセットする際、カップリングによる悪影響に対する配慮が必要である（例えば特許文献１、非特許文献２参照）。

しかし、カップリングに対する上記従来の対策方法であると、回路設計が複雑化し、製造コストが上昇するという問題があった。
米国特許第６３７３７４９号明細書 Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年 Shigeru Atsumi et.al 著、"A Channel-Erasing 1.8V-Only 32Mb NOR Flash EEPROM with a Bit-Line Direct-Sensing Scheme"、 IEEE International Solid-State Circuits Conference/SESSION 16/NON-VOLATILE AND SRAM/PAPER TP 16.7 2000年2月

この発明の目的は、回路設計を簡略化しつつ、カップリングノイズの影響を低減できる不揮発性半導体記憶装置を提供することにある。

この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、前記メモリセルへのデータの書き込み時または消去時において活性化されて第１電圧を発生し、該第１電圧を前記ウェル領域と前記ワード線とのいずれかに供給する第１チャージポンプ回路と、前記第１チャージポンプ回路が非活性化された際に、前記第１電圧ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備する。

この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、供給する前記電流の電流値を変化させる。

この発明の第３の態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、前記電荷の放電に要する時間を変化させる。

以上説明したように、この発明によれば、回路設計を簡略化しつつ、カップリングノイズの影響を低減出来る不揮発性半導体記憶装置を提供できる。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。

図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ３０、セレクトゲートデコーダ４０、カラムデコーダ５０、書き込み回路６０、センスアンプ７０、ソース線ドライバ８０、アドレスバッファ９０、放電回路１００、基準電圧発生回路１１０、チャージポンプ回路１２０〜１４０を備えている。

メモリセルアレイ２０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ２０の構成について、図２を用いて説明する。図２はメモリセルアレイ２０の一部領域の回路図である。

図示するように、メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ２１を有している。なお、図２では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。

各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。しかし選択トランジスタＳＴでは、メモリセルトランジスタＭＴと異なり、フローティングゲートは行方向に隣接するもの同士で共通接続され、且つフローティングゲートと制御ゲートが電気的に接続されている。従って、以下では、選択トランジスタＳＴの積層ゲートを単にゲートと呼ぶことにする。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して、書き込み用デコーダ３０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ４０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。

次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ２３〜２６を備えている。すなわち、ＭＯＳトランジスタ２３の電流経路の一端がＭＯＳトランジスタ２４の電流経路の一端に接続され、ＭＯＳトランジスタ２４の電流経路の他端がＭＯＳトランジスタ２５の電流経路の一端に接続され、ＭＯＳトランジスタ２５の電流経路の他端がＭＯＳトランジスタ２６の電流経路の一端に接続されている。ＭＯＳトランジスタ２３、２６のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４、２５のゲートは、カラムデコーダ５０に接続されている。そして、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２５とＭＯＳトランジスタ２６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ２３、２６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３またはＭＯＳトランジスタ２６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路６０に接続されている。また、ＭＯＳトランジスタ２４とＭＯＳトランジスタ２５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ２４とＭＯＳトランジスタ２５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ２２の電流経路を介してセンスアンプ７０に接続されている。各ＭＯＳトランジスタ２１のゲートは共通接続され、カラムデコーダ５０に接続されている。

上記メモリセルアレイ２０の構成は次のようにも説明できる。メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３、２６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４、２５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。

図１に戻って説明を続ける。チャージポンプ回路１２０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、セレクトゲートデコーダ４０、カラムデコーダ５０、書き込み回路６０、放電回路１００、及び基準電圧発生回路１１０にに供給する。

チャージポンプ回路１３０は、正の電位を発生する。すなわち、外部から入力されるＶcc１を、内部電圧ＶＰＰ（例えば１２Ｖ）に昇圧する。そして、内部電圧ＶＰＰを書き込み用デコーダ６０に供給する。以後、チャージポンプ回路１３０の出力ノードをＶＤＤＷノードと呼ぶ。

チャージポンプ回路１４０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＢＢを生成する。内部電圧ＶＢＢは、例えば−８Ｖである。そして、内部電圧ＶＢＢを書き込み用デコーダ３０及び書き込み回路６０に供給する。以後、チャージポンプ回路１４０の出力ノードをＶＮＥＧノードと呼ぶ。

書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択したワード線に正電圧を供給する。この正電圧は、チャージポンプ回路１３０のＶＤＤＷノードから与えられるＶＰＰである。また、書き込み時において、全セレクトゲート線ＳＧ０〜ＳＧｍに対して負電圧を印加する。この負電圧は、チャージポンプ回路１４０のＶＮＥＧノードから与えられるＶＢＢである。また、メモリセルアレイ２０が形成されるウェル領域に、チャージポンプ回路１４０のＶＮＥＧノードから与えられる負電圧ＶＢＢを印加する。また書き込み用デコーダ３０は、書き込み時において、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ２２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。

セレクトゲートデコーダ４０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。そして、選択セレクトゲート線に、チャージポンプ回路１２０から与えられる正電圧Ｖcc２を印加する。

カラムデコーダ５０は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧Ｖcc２を供給する。また、読み出し時においてＭＯＳトランジスタ２２をオン状態とする。

なお、ＭＯＳトランジスタ２２のゲート及びソース、並びにセレクタＳＥＬ内のＭＯＳトランジスタ２３〜２６のそれぞれに対して電圧を印加するために、上記デコーダの他に専用の回路を設けても良い。

書き込み回路６０は、書き込みデータをラッチする。

センスアンプ７０は、読み出したデータを増幅する。

ソース線ドライバ８０は、ソース線に電圧を供給する。

アドレスバッファ９０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ５０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ３０及びセレクトゲートデコーダ４０に供給する。

放電回路１００は、書き込み動作後、または消去動作後において、ＶＮＥＧノードにおける電荷を放電する。

基準電圧発生回路１１０は、基準電圧Ｖrefを発生し、基準電圧Ｖrefを放電回路１００に供給する。

図３は、放電回路１００の一構成例を示す回路図である。図示するように、放電回路１００は、抵抗素子１０１、イントリンシック型ＭＯＳトランジスタ１０２、ｐチャネルＭＯＳトランジスタ１０３〜１０５、ｎチャネルＭＯＳトランジスタ１０６〜１０８を備えている。

抵抗素子１０１の一端は接地電位に接続され、ＭＯＳトランジスタ１０２のソースは抵抗素子１０１の他端に接続されている。ＭＯＳトランジスタ１０２のゲートには、基準電圧発生回路１１０の発生する基準電圧Ｖrefが印加される。ＭＯＳトランジスタ１０３、１０４は、互いにゲートが共通接続されてカレントミラー回路を形成している。そして、ＭＯＳトランジスタ１０３、１０４のソースはＶcc２に接続され、ＭＯＳトランジスタ１０３のドレインは、ＭＯＳトランジスタ１０２のドレイン及びＭＯＳトランジスタ１０３のゲートに接続されている。ＭＯＳトランジスタ１０４のドレインはＭＯＳトランジスタ１０５のソースに接続されている。ＭＯＳトランジスタ１０５のゲートは、例えば接地電位に接続されており、ドレインはＭＯＳトランジスタ１０６のドレインに接続されている。ＭＯＳトランジスタ１０６のゲートは、例えば接地電位に接続され、ソースはＶＮＥＧノードに接続されている。ＭＯＳトランジスタ１０７、１０８は、ドレインがＶＮＥＧノードに接続され、ソースが接地電位に接続されている。但し、ＭＯＳトランジスタ１０８はＭＯＳトランジスタ１０７よりもサイズが大きく、ＭＯＳトランジスタ１０７よりも井大きい電流供給能力を有している。また、ＭＯＳトランジスタ１０６は、メモリセルを形成するＭＯＳトランジスタや、放電回路１００内のカレントミラー回路を形成するＭＯＳトランジスタ１０３、１０４よりも厚いゲート絶縁膜を有している。これは、ＭＯＳトランジスタ１０６がＶＮＥＧノードに直接接続され、ＶＮＥＧノードには負電位ＶＢＢが印加されるからである。

図４は、基準電圧発生回路１１０の一構成例を示す回路図である。図示するように、基準電圧発生回路１１０は、ｎチャネルＭＯＳトランジスタ１１１、１１２、ｐチャネルＭＯＳトランジスタ１１３〜１１５、定電流源１１６、抵抗素子１１７〜１１９、及びダイオード２００、２０１を備えている。

ＭＯＳトランジスタ１１３、１１４のゲートは共通接続されてカレントミラー回路を形成している。そしてＭＯＳトランジスタ１１３、１１４のソースはＶcc２に接続され、ＭＯＳトランジスタ１１３のソースはＭＯＳトランジスタ１１３のゲートに接続されている。ＭＯＳトランジスタ１１１、１１２のドレインは、それぞれＭＯＳトランジスタ１１３、１１４のソースに接続され、ドレインは共通接続されて更に定電流源１１６に接続されている。抵抗素子１１７とダイオード２００とは直列接続されている。すなわち、抵抗素子１１７の一端はダイオード２００のアノードに接続され、ダイオード２００のカソードは接地電位に接続されている。抵抗素子１１８、１１９及び、１００個のダイオード２０１は直列接続されている。すなわち、抵抗素子１１８の一端が抵抗素子１１９の一端に接続され、抵抗素子１１９の他端がダイオード２０１のアノードに接続され、ダイオード２０１のカソードが接地電位に接続されている。そして、抵抗素子１１７の一端及び抵抗素子１１８の一端が、それぞれＭＯＳトランジスタ１１１、１１２のゲートに接続されている。更に、抵抗素子１１７の他端と抵抗素子１１８の他端とは共通接続されて、ＭＯＳトランジスタ１１５のドレインに接続されている。ＭＯＳトランジスタ１１５のソースはＶcc２に接続され、ゲートはＭＯＳトランジスタ１１４のドレインに接続されている。そして、抵抗素子１１７の他端、抵抗素子１１８の他端、及びＭＯＳトランジスタ１１５のドレインの共通接続ノードから、基準電位Ｖrefが出力される。

なお、基準電圧発生回路１１０が発生する基準電圧Ｖrefは、下記の式で表される。
Ｖref＝Ｖｆ＋（ｋＴ／ｑ）ｌｎ（Ｎ１００／Ｎ１）
但し、ｋはボルツマン定数、Ｔは絶対温度、Ｖｆはｐｎ接合のフォワードバイアス、Ｎ１００はダイオード２０１の個数、Ｎ１はダイオード２００の個数である。そして、Ｖｆの温度係数は負であるので、それを相殺するように、ダイオード２００、２０１の個数が決定される。本実施例では、ダイオード２００が１個、ダイオード２０１が１００個である。これによって、Ｖcc２の変動による影響を受けがたい一定電圧Ｖref（本実施形態では１．２５Ｖ程度）が発生される。

次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。

まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータが書き込み回路６０に入力される。書き込み回路６０は、書き込み用グローバルビット線毎に設けられたラッチ回路を備えている。そして書き込みデータの各ビットがラッチ回路のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ラッチ回路の出力は０Ｖとなる。逆に“０”データが格納されると、ラッチ回路の出力はＶＢＢ（−８Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。なお、ラッチ回路に与えられる負電圧ＶＢＢは、チャージポンプ回路１４０からＶＮＥＧノードを介して与えられる。

そして、書き込み用デコーダ３０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択し、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の全てを非選択とすると共に、ＭＯＳトランジスタ２２をオフ状態にする。選択ワード線には、正電圧ＶＰＰ（例えば１２Ｖ）が与えられ、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）には負電圧ＶＢＢが印加される。従って、全ての選択トランジスタはオフ状態となる。更に書き込み用デコーダ３０は、メモリセルアレイが形成されているウェル領域の電位ＶＰＷを負電位ＶＢＢとする。なお、正電圧ＶＰＰは、チャージポンプ回路１３０からＶＤＤＷノードを介して書き込み用デコーダ３０に与えられ、負電圧ＶＢＢは、チャージポンプ回路１４０からＶＮＥＧノードを介して書き込み用デコーダ３０に与えられる。

また、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６はオフ状態とされる。他方、カラムデコーダ５０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。

上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、メモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶＰＰ（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢ（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（２０Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。

以上により、メモリセルへの書き込み動作が行われる。図５は、一例として、ワード線ＷＬ０に接続されたメモリセルＭＣにデータを書き込む際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって４個存在し、ワード線ＷＬ０を含む４個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ３と呼ぶことにする。また、ワード線ＷＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ７と呼ぶことにする。

図示するように、ラッチ回路６１の各々には、対応するメモリセルＭＣ０〜ＭＣ７に書き込むべきデータが格納される。そして、セレクタＳＥＬにおけるＭＯＳトランジスタ２３、２６がオン状態とされることで、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５のそれぞれが、ローカルビット線ＬＢＬ０、ＬＢＬ１に接続される。その結果、書き込みデータに対応した電位（０ＶまたはＶＢＢ）が、メモリセルＭＣ０〜ＭＣ７のドレイン領域に印加される。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ３以外のメモリセルブロックは書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ７から電気的に分離されているため、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ７からは見えない。

そして、ワード線ＷＬ０にＶＰＰが印加され、その他のワード線ＷＬ１〜ＷＬ３は０Ｖとされる。またメモリセルアレイが形成されるウェル領域にはＶＢＢが印加される。その結果、ワード線ＷＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ７に、ラッチ回路６１に保持されているデータが一括して書き込まれる。

＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。

まず図１において、セレクトゲートデコーダ４０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を“Ｌ”レベルとすると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。

また、カラムデコーダ５０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５はオフ状態とする。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、カラムデコーダ５０は、ＭＯＳトランジスタ２１をオン状態とする。

上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２４またはＭＯＳトランジスタ２５、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に接続される。

そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。

以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。図６は、一例として、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって４個存在し、ワード線ＷＬ０を含む４個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ３と呼ぶことにする。また、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ３と呼ぶことにする。

図示するように、セレクタＳＥＬにおけるＭＯＳトランジスタ２４がオン状態とされることで、読み出し用グローバルビット線ＲＧＢＬ０〜ＷＧＢＬ３のそれぞれが、ローカルビット線ＬＢＬ０に接続される。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３に１Ｖ程度の電位が与えられる。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ３以外のメモリセルブロックは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３から電気的に分離されているため、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３からは見えない。更に、メモリセルブロックＢＬＫ０〜ＢＬＫ３においても、ローカルビット線ＬＢＬ１は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３から電気的に分離されているため、ローカルビット線ＬＢＬ１に接続されているメモリセルＭＣは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３からは見えない。

そして、セレクトゲート線ＳＧ０にＶcc２が与えられ、その他のセレクトゲート線ＳＧ１〜ＳＧ３には０Ｖが与えられる。メモリセルＭＣ０〜ＭＣ３のうちで、“１”データが書き込まれているものに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れて電位が低下する。他方、“０”データが書き込まれているメモリセルに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れず、電位は不変である。その結果、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ３から、データが一括して読み出される。

上記の例では、ローカルビット線ＬＢＬ０に接続されているメモリセルからデータを読み出す場合について説明したが、ローカルビット線ＬＢＬ１に接続されているメモリセルからデータを読み出す場合には、セレクタＳＥＬ内のＭＯＳトランジスタ２５をオン状態とし、ＭＯＳトランジスタ２４をオフ状態とすれば良い。

＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。この様子を具体的に示しているのが図７である。

図１において、書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位を負電位ＶＢＢとする。また、メモリセルアレイが形成されているウェル領域の電位ＶＰＷを正電位ＶＰＰとする。更に、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位を正電位ＶＰＰとする。勿論、負電位ＶＢＢ及び正電位ＶＰＰは、それぞれＶＮＥＧノード及びＶＤＤＷノードを介して書き込み用デコーダ３０に与えられる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。なお消去の際、ローカルビット線ＬＢＬ０、ＬＢＬ１及びソース線は例えばフローティングとされる。

＜リセット動作＞
リセット動作とは、書き込み動作後及び消去動作後において、チャージポンプ回路１３０、１４０が非活性化された後に、ＶＤＤＷノード及びＶＮＥＧノードの電位を０Ｖにするための動作である。リセット動作は主に放電回路１００によって行われる。以下では、ＶＤＤＷノード及びＶＮＥＧノードの電位変化について時間をおって順に説明しつつ、リセット動作について説明する。図８は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。

まず、書き込み及び消去動作前の時刻ｔ１以前では、チャージポンプ回路１３０、１４０は非活性とされている。従って、ＶＤＤＷノード及びＶＮＥＧノードの電位は０Ｖである。また基準電圧発生回路１１０は、基準電圧Ｖrefを放電回路１００に供給しない。

次に書き込み及び消去動作にあたって、時刻ｔ１においてチャージポンプ回路１３０が活性化される。すなわち、チャージポンプ回路１３０はＶcc２を発生し、引き続き、Ｖcc２に基づいて正電圧ＶＰＰ（＝１２Ｖ）を発生する（時刻ｔ２）。これによりＶＤＤＷノードの電位がＶＰＰになった後、チャージポンプ回路１４０が活性化される。

チャージポンプ回路１４０は、活性化されると負電位ＶＢＢ（＝−８Ｖ）を発生する（時刻ｔ３）。そして、ＶＮＥＧノードの電位がＶＢＢに達すると（時刻ｔ４）、書き込み動作または消去動作が行われる（時刻ｔ４〜ｔ５）。この様子を示しているのが図９であり、図９では放電回路１００及びチャージポンプ回路１３０、１４０について示している。

すなわち、チャージポンプ回路１３０、１４０の出力する正電位ＶＰＰ及び負電位ＶＢＢが、それぞれＶＤＤＷノード及びＶＮＥＧノードを介して書き込み用デコーダ３０に供給され、更にワード線、セレクトゲート線、及びウェル領域に印加される。

書き込みまたは消去動作が終了すると（時刻ｔ５）、次にリセット動作を行う。まず、ＶＤＤＷノードの電位をＶＰＰに維持した状態で、ＶＮＥＧノードの電位を０Ｖに戻す。以下、ＶＮＥＧノードの電位を０Ｖに戻す方法について詳細に説明する。

まず、チャージポンプ回路１４０が非活性化される。従って、ＶＮＥＧノードはＶＢＢでフローティング状態となる。そして、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１００に供給する。すると、ＭＯＳトランジスタ１０３、１０４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子１０１の抵抗値Ｒ１に応じた定電流Ｉreset（＝α・Ｖref／Ｒ１）を供給する。Ｉresetは、例えば５〜１０μＡ程度である。また、時刻ｔ５におけるＶＮＥＧノードの電位はＶＢＢであるから、ｎチャネルＭＯＳトランジスタ１０６はオン状態である。よって、ＩresetはＶＮＥＧノードに流れ込む。この様子を示しているのが図１０である。この結果、ＶＮＥＧノードのチャージがＶcc２ノードへ放電される。例えば、ＶＮＥＧノードとＧＮＤとの間の寄生容量や、ＶＮＥＧノードとＶＤＤＷノードとの間の寄生容量に蓄積されたチャージが、Ｖcc２ノードへと移動する。その結果、図８の時刻ｔ５〜ｔ６に示すように、ＶＮＥＧノードの電位は、ＶＢＢから一定の変化量によって上昇する。

時刻ｔ６において、ＶＮＥＧノードの電位が−Ｖthnに達すると、ＭＯＳトランジスタ１０６はカットオフとなる。但しＶthnは、ＭＯＳトランジスタ１０６の閾値電圧である。従って、ＩresetはＶＮＥＧノードに流れ込めない。そこで時刻ｔ６で、ＭＯＳトランジスタ１０７がオン状態とされる。この様子を示しているのが図１１である。その結果、ＶＮＥＧノードはＧＮＤと接続され、チャージはＧＮＤに放出される。

チャージがＧＮＤに放出された結果、ＶＮＥＧノードの電位は０Ｖとなる（時刻ｔ７）。その後、図１２に示すように、時刻ｔ８において、ＭＯＳトランジスタ１０８がオン状態とされて、ＶＮＥＧノードはＧＮＤに強力に接続される。

ＶＮＥＧノードが０Ｖに設定された後、ＶＤＤＷノードの電位はＶcc２に設定され、その後０Ｖに設定される。

以上の結果、ＶＮＥＧノード及びＶＤＤＷノードの電位は０Ｖにリセットされる。

上記のように、本実施形態に係るフラッシュメモリであると、下記（１）乃至（３）の効果が得られる。

（１）カップリングノイズの影響を低減出来る。
以下、本効果について説明する。ワード線と、その他の端子との間には、寄生容量Ｃparasが存在する。従って、ワード線をＶＰＰまたはＶＢＢから０Ｖにリセットしようとすると、カップリングによってＩ＝Ｃparas・（ｄＶ／ｄｔ）なる過渡電流が流れる。なお（ｄＶ／ｄｔ）は、ワード線電圧の時間微分であり、ワード線の電圧変化の度合いを示す。しかし本実施形態に係る構成であると、ＶＮＥＧノードのチャージを放電する放電回路１００を備えている。そして、放電回路１００によってＶＮＥＧノードに電流Ｉresetを流しつつ、ＶＮＥＧノードに存在する寄生容量に蓄えられたチャージを放電している。この際、電流Ｉresetは、基準電圧Ｖrefに基づいて生成されているので、電源電圧の変動などの影響を受けがたい一定電流である。従って、ＶＮＥＧノードの電位は一定の傾きで変動する。そして、例えばＶＮＥＧノードを直接ＧＮＤに接地させるような場合に比べて、ＶＮＥＧノードの電位変動を緩やかに行うことが出来る。換言すれば、先述の式における（ｄＶ／ｄｔ）を小さくできる。そのため、最小限のカップリングノイズで、ＶＮＥＧノードを０Ｖにリセット出来る。

（２）回路設計を簡略化出来る。
本実施形態によれば、ＶＮＥＧノードのリセットを、上記放電回路１００と基準電圧発生回路１１０とによってのみ行っている。すなわち、その他の回路のロジックに変更を加える必要はない。従って、デコーダ回路をはじめとする周辺回路の構成は従来通りで良く、回路設計を簡略化しつつ、ＶＮＥＧノードをリセットできる。

（３）ＶＮＥＧノードのノイズ耐性を向上できる。
本実施形態によれば、放電回路１００は、ＭＯＳトランジスタ１０７、１０８を備えている。そして、電流Ｉresetによって、例えばＶＤＤＷノードなどがカップリングによって変動しない程度にＶＮＥＧノードの電位が上昇した際、より具体的には、ＶＮＥＧノードの電位−Ｖthnに達した際に、ＭＯＳトランジスタ１０７をオンさせている。その結果、ＶＮＥＧノードの電位は０Ｖとなる。更にその後、ＭＯＳトランジスタ１０７よりも電流供給能力の高いＭＯＳトランジスタ１０８によって、ＶＮＥＧノードと接地電位ノードとを接続している。従って、ＶＮＥＧノードはＧＮＤに強力に接続されており、ＶＮＥＧノードのノイズ耐性を向上できる。

次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、書き込み後と消去後とで、リセット時に流す電流Ｉresetの電流値を変えるものである。図１３は、本実施形態に係るフラッシュメモリ１０の備える放電回路１００の回路図である。その他の構成は第１の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１００は、上記第１の実施形態で説明した構成において、抵抗素子１０１の代わりに電流制御回路２１０を有している。電流制御回路２１０は、抵抗素子２１１、２１２、及びｎチャネルＭＯＳトランジスタ２１３、２１４を備えている。

抵抗素子２１１の一端はＭＯＳトランジスタ１０２のソースに接続され、他端は抵抗素子２１２の一端に接続されている。ＭＯＳトランジスタ２１３のドレインは、抵抗素子２１１、２１２の接続ノードに接続され、ソースは接地され、ゲートには書き込み信号ＰＲＧが入力される。ＭＯＳトランジスタ２１４のドレインは抵抗素子２１２の他端に接続され、ソースは接地され、ゲートには消去信号ＥＲＳが入力される。書き込み信号ＰＲＧ及び消去信号ＥＲＳは、それぞれ書き込み時及び消去時に“Ｈ”レベルとされる。

次に、本実施形態に係るフラッシュメモリの動作について、図１４を用いて説明する。図１４は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であるので説明は省略する。以下では、書き込み動作後と消去動作後とに分けてリセット動作（ＶＮＥＧノードを０Ｖに戻す動作）を説明する。

＜書き込み後のリセット動作＞
図１４に示すように、時刻ｔ４〜ｔ５の期間に、チャージポンプ回路１４０は、ＶＮＥＧノードに負電位ＶＢＢを出力する。そして、書き込み動作が終了した時刻ｔ５において、リセット動作が開始される。すなわち、まずチャージポンプ回路１４０が非活性化される。従って、ＶＮＥＧノードはＶＢＢでフローティング状態となる。そして、放電回路１００が、ＶＮＥＧノードに電流Ｉreset_prgを供給する。この様子を示しているのが図１５である。まず、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１００に供給する。また、放電回路のＭＯＳトランジスタ２１３のゲートに入力される書き込み信号ＰＲＧが“Ｈ”レベルとされ、ＭＯＳトランジスタ２１４に入力される消去信号ＥＲＳが“Ｌ”レベルとされる。従って、ＭＯＳトランジスタ２１３はオン状態、ＭＯＳトランジスタ２１４はオフ状態となる。すると、ＭＯＳトランジスタ１０３、１０４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子２１１の抵抗値Ｒ２に応じた定電流Ｉreset_prg（＝α・Ｖref／Ｒ２）を供給する。

上記の定電流Ｉreset_prgをＶＮＥＧノードに供給しつつ、ＶＮＥＧノードの電荷が放電され、時刻ｔ６に、ＶＮＥＧノードの電位は−Ｖthnに達する。その後の動作は第１の実施形態で説明したとおりである。

＜消去後のリセット動作＞
図１４に示すように、時刻ｔ４〜ｔ５の期間に消去動作が行われる。そして、消去動作が終了した時刻ｔ５において、リセット動作が開始される。すなわち、まずチャージポンプ回路１４０が非活性化される。従って、ＶＮＥＧノードはＶＢＢでフローティング状態となる。そして、放電回路１００が、ＶＮＥＧノードに電流Ｉreset_ersを供給する。この様子を示しているのが図１６である。まず、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１００に供給する。また、放電回路のＭＯＳトランジスタ２１３のゲートに入力される書き込み信号ＰＲＧが“Ｌ”レベルとされ、ＭＯＳトランジスタ２１４に入力される消去信号ＥＲＳが“Ｈ”レベルとされる。従って、ＭＯＳトランジスタ２１３はオフ状態、ＭＯＳトランジスタ２１４はオン状態となる。すると、ＭＯＳトランジスタ１０３、１０４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子２１１、２１２の抵抗値Ｒ２、Ｒ３に応じた定電流Ｉreset_ers（＝α・Ｖref／（Ｒ２＋Ｒ３））を供給する。但し、Ｉreset_ers＜Ｉreset_prgなる関係がある。

上記の定電流Ｉreset_ersをＶＮＥＧノードに供給しつつ、ＶＮＥＧノードの電荷が放電され、時刻ｔ７に、ＶＮＥＧノードの電位は−Ｖthnに達する。その後の動作は第１の実施形態で説明したとおりである。

上記のように、本実施形態に係るフラッシュメモリであると、第１の実施形態で説明した（１）乃至（３）の効果に加えて、更に下記（４）の効果を得ることが出来る。

（４）消去後におけるカップリングノイズの影響を効果的に低減できる。
前述の通り、書き込み動作はページ一括で行われるのに対し、消去動作はブロック一括で行われる。データが一度に書き込まれるメモリセル数は、製品仕様によっても異なるが、一般的には２５６ビット〜５１２ビットである。そして一度に消去されるメモリセル数は、例えば６４ｋビット〜１２８ｋビット程度である。これらの単位は、チップ面積やメモリセルの信頼性、仕様などによって決められるが、消去ビット数は書き込みビット数よりも大幅に大きいことが通常である。従って、書き込みにおいてワード線（ＶＰＰ）とそれ以外の端子（０Ｖ、ＶＢＢ）との間に存在する寄生容量Ｃprogと、消去においてワード線（ＶＢＢ）とそれ以外の端子（０Ｖ、ＶＰＰ）との間に存在する寄生容量Ｃeraseとの間には、Ｃerase＞＞Ｃprogなる関係がある。従って、リセット動作時においては、書き込み後よりも消去後の方が、カップリングの影響を受けやすい。換言すれば、リセット時に流れる過渡電流は、書き込み後のリセット動作時よりも、消去後のリセット動作時の方が非常に大きい。

しかし本実施形態であると、放電回路１００は電流制御回路２１０を備えている。そして、書き込み動作後のリセット時にＶＮＥＧノードに流す電流Ｉreset_prgよりも、消去後のリセット時にＶＮＥＧノードに流す電流Ｉreset_ersの方を、小さい電流値としている。従って、図１４に示すように、消去後のリセット時におけるＶＮＥＧノードの電位変化（ｄＶ／ｄｔ＝ｃ２）は、書き込み後のリセット時におけるＶＮＥＧノードの電位変化（ｄＶ／ｄｔ＝ｃ１）よりも小さい。すなわち、書き込み後に比べて、消去後のＶＮＥＧノードの電位変化を、より緩やかにしている。従って、消去後におけるリセット時のカップリングを効果的に抑制できる。

なお、Ｉreset_prgとＩreset_ersとは、電流制御回路２１０における抵抗素子２１１、２１２によって自在に変化させることが出来る。従って、製品仕様によって、すなわち、一括して書き込み・消去されるメモリセル数に応じて抵抗素子２１１、２１２の抵抗値を設定することで、最適な電流Ｉreset_prg、Ｉreset_ersを供給することが出来る。

また、ＶＮＥＧノードの電位がＶＢＢから−Ｖthnに達するまでの時間は、消去後よりも書き込み後の方が短い。従って、書き込み動作後のリセット動作時間を、消去動作後のリセット動作時間よりも短くすることが出来る。

次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、放電回路によって電流Ｉresetを流しつつ、ＶＮＥＧノードの電位を０Ｖまで上昇させるものである。図１７は、本実施形態に係るフラッシュメモリ１０の備える放電回路１００の回路図である。その他の構成は第１の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１００は、上記第１の実施形態で説明した構成において、ＭＯＳトランジスタ１０７を廃したものである。そして、基準電圧Ｖrefの値を、ＭＯＳトランジスタ１０６の閾値（Ｖthn）レベルに設定しつつ、基準電圧Ｖrefを、ＭＯＳトランジスタ１０２のゲートだけでなく、ＭＯＳトランジスタ１０６のゲートにも印加している。

次に、本実施形態に係るフラッシュメモリの動作について図１８を用いて説明する。図１８は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であるので説明は省略し、以下ではリセット動作についてのみ説明する。

まず図１８に示すように、時刻ｔ４〜ｔ５の期間に、チャージポンプ回路１４０は、ＶＮＥＧノードに負電位ＶＢＢを出力する。そして、書き込み動作が終了した時刻ｔ５において、リセット動作が開始される。すなわち、まずチャージポンプ回路１４０が非活性化される。従って、ＶＮＥＧノードはＶＢＢでフローティング状態となる。そして、放電回路１００が、ＶＮＥＧノードに電流Ｉresetを供給する。この様子は、上記第１の実施形態で説明した図１０の通りである。但し、ＭＯＳトランジスタ１０６のゲートには基準電圧Ｖrefが印加されている。

上記の定電流ＩresetをＶＮＥＧノードに供給しつつ、ＶＮＥＧノードの電荷が放電され、時刻ｔ６に、ＶＮＥＧノードの電位は０Ｖに達する。ＶＮＥＧノードの電位が０Ｖに達すると、ＭＯＳトランジスタ１０６はカットオフとなる。従って、ＩresetはＶＮＥＧには流れ込まなくなる。その後、時刻ｔ７においてＭＯＳトランジスタ１０８がオン状態とされて、ＶＮＥＧノードはＧＮＤに接続される。

ＶＮＥＧノードが０Ｖに設定された後、ＶＤＤＷノードの電位はＶcc２に設定され、その後０Ｖに設定される。

上記のように、本実施形態に係るフラッシュメモリであると、第１の実施形態で説明した（１）乃至（３）の効果に加えて、更に下記（５）の効果を得ることが出来る。

（５）放電回路の構成を簡略化出来る。
本実施形態に係る放電回路のＭＯＳトランジスタ１０６には、その閾値レベル（Ｖthn）の電圧が印加されている。従って、ＶＮＥＧノードの電位が−Ｖthnに達してもカットオフにはならず、ＶＮＥＧノードには電流Ｉresetが供給される。よって、電流ＩresetをＶＮＥＧノードに流しつつ、ＶＮＥＧノードを０Ｖまで上昇させることが出来る。従って、上記第１、第２の実施形態で必要であったＭＯＳトランジスタ１０７が不要となり、放電回路１００の構成が簡略化される。同時に、放電回路の制御を簡易なものとすることが出来る。

次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２、第３の実施形態を組み合わせたものである。図１９は、本実施形態に係るフラッシュメモリ１０の備える放電回路１００の回路図である。その他の構成は第１の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１００は、上記第２の実施形態で説明した図１３に示す構成において、ＭＯＳトランジスタ１０７が廃されている。そして、基準電圧Ｖrefの値は、ＭＯＳトランジスタ１０６の閾値（Ｖthn）レベルに設定され、且つ基準電圧ＶrefがＭＯＳトランジスタ１０２のゲートだけでなく、ＭＯＳトランジスタ１０６のゲートにも印加されている。

次に、本実施形態に係るフラッシュメモリの動作について図２０を用いて説明する。図２０は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であるので説明は省略し、以下では、書き込み動作後と消去動作後とに分けてリセット動作（ＶＮＥＧノードを０Ｖに戻す動作）を説明する。

＜書き込み後のリセット動作＞
図２０に示すように、時刻ｔ４〜ｔ５の期間に、チャージポンプ回路１４０は、ＶＮＥＧノードに負電位ＶＢＢを出力する。そして、書き込み動作が終了した時刻ｔ５において、リセット動作が開始される。すなわち、まずチャージポンプ回路１４０が非活性化される。従って、ＶＮＥＧノードはＶＢＢでフローティング状態となる。そして、放電回路１００が、ＶＮＥＧノードに電流Ｉreset_prgを供給する。この様子は第２の実施形態で説明した図１５の通りである。まず、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１００に供給する。基準電圧Ｖrefは、ＭＯＳトランジスタ１０２のゲートだけでなく、ＭＯＳトランジスタ１０６のゲートにも印加される。また、放電回路のＭＯＳトランジスタ２１３のゲートに入力される書き込み信号ＰＲＧが“Ｈ”レベルとされ、ＭＯＳトランジスタ２１４に入力される消去信号ＥＲＳが“Ｌ”レベルとされる。従って、ＭＯＳトランジスタ２１３はオン状態、ＭＯＳトランジスタ２１４はオフ状態となる。すると、ＭＯＳトランジスタ１０３、１０４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子２１１の抵抗値Ｒ２に応じた定電流Ｉreset_prgを供給する。

上記の定電流Ｉreset_prgをＶＮＥＧノードに供給しつつ、ＶＮＥＧノードの電荷が放電され、時刻ｔ６にＶＮＥＧノードの電位は０Ｖに達する。ＶＮＥＧノードの電位が０Ｖに達すると、ＭＯＳトランジスタ１０６はカットオフとなる。従って、Ｉreset_prgはＶＮＥＧには流れ込まなくなる。その後、時刻ｔ７においてＭＯＳトランジスタ１０８がオン状態とされて、ＶＮＥＧノードはＧＮＤに接続される。

ＶＮＥＧノードが０Ｖに設定された後、ＶＤＤＷノードの電位はＶcc２に設定され、その後０Ｖに設定される。

＜消去後のリセット動作＞
消去後のリセット動作も、ほぼ第２の実施形態と同様である。すなわち、時刻ｔ５で、放電回路１００によって電流Ｉreset_ersがＶＮＥＧノードに供給される。そして基準電圧Ｖrefは、ＭＯＳトランジスタ１０２のゲートだけでなくＭＯＳトランジスタ１０６のゲートにも印加される。従って、定電流Ｉreset_ersをＶＮＥＧノードに供給しつつ、ＶＮＥＧノードの電荷が放電され、時刻ｔ６にＶＮＥＧノードの電位は０Ｖに達する。ＶＮＥＧノードの電位が０Ｖに達すると、ＭＯＳトランジスタ１０６はカットオフとなる。従って、その後、時刻ｔ７においてＭＯＳトランジスタ１０８がオン状態とされて、ＶＮＥＧノードはＧＮＤに接続される。

上記のように、本実施形態に係るフラッシュメモリであると、第１の実施形態で説明した（１）乃至（３）の効果に加えて、更に第２、第３の実施形態で説明した（４）、（５）の効果を併せて得ることが出来る。

次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について図２１を用いて説明する。本実施形態は、上記第１の実施形態において、ＶＮＥＧノードだけでなく、ＶＤＤＷノードに関しても放電回路を備えたものである。図２１は本実施形態に係るフラッシュメモリのブロック図である。

図示するように、フラッシュメモリ１０は、第１の実施形態で説明した図１の構成において、更に放電回路１５０を備えている。放電回路１５０は、書き込み動作後、または消去動作後において、ＶＤＤＷノードにおける電荷を放電する。

図２２は、放電回路１５０の一構成例を示す回路図である。図示するように、放電回路１５０は、抵抗素子１５１、イントリンシック型ＭＯＳトランジスタ１５２、ｎチャネルＭＯＳトランジスタ１５３、１５４、１５８、及びｐチャネルＭＯＳトランジスタ１５６、１５７を備えている。

抵抗素子１５１の一端は接地電位に接続され、ＭＯＳトランジスタ１５２のソースは抵抗素子１５１の他端に接続されている。ＭＯＳトランジスタ１５２のゲートには、基準電圧発生回路１１０の発生する基準電圧Ｖrefが印加される。ＭＯＳトランジスタ１５３、１５４は、互いにゲートが共通接続されてカレントミラー回路を形成している。そして、ＭＯＳトランジスタ１５３、１５４のドレインはＶcc２に接続され、ＭＯＳトランジスタ１５３のソースは、ＭＯＳトランジスタ１５２のドレイン及びＭＯＳトランジスタ１５３のゲートに接続されている。ＭＯＳトランジスタ１５４のソースはＭＯＳトランジスタ１５６のソースに接続されている。ＭＯＳトランジスタ１５６のゲートにはＶcc２が印加され、ソースはＶＤＤＷノードに接続されている。ＭＯＳトランジスタ１５７は、ドレインがＶＤＤＷノードに接続され、ソースがＶcc２ノードに接続されている。ＭＯＳトランジスタ１５８は、ドレインがＶＤＤＷに接続され、ソースが接地電位に接続されている。

なお、ＭＯＳトランジスタ１５６は、メモリセルを形成するＭＯＳトランジスタや、放電回路１５０内のカレントミラー回路を形成するＭＯＳトランジスタ１５３、１５４よりも厚いゲート絶縁膜を有している。これは、ＭＯＳトランジスタ１５６がＶＤＤＷノードに直接接続され、ＶＤＤＷノードには正電位ＶＰＰが印加されるからである。

フラッシュメモリ１０におけるその他の構成は、上記第１の実施形態と同様であるので説明は省略する。

次に、本実施形態に係るフラッシュメモリの動作について、図２３を用いて説明する。図２３は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であり、ＶＮＥＧノードのリセット動作は上記第１乃至第４の実施形態と同様であるので説明は省略し、以下ではＶＤＤＷノードのリセット動作について説明する。

＜ＶＤＤＷノードのリセット動作＞
まず、上記第１乃至第４の実施形態で説明したとおり、時刻ｔ４〜ｔ６の期間に、書き込み動作または消去動作が行われる。そして、時刻ｔ５でＶＮＥＧノードがリセットされる。これは上記第１乃至第４の実施形態で説明した方法によって行われる。

ＶＮＥＧノードが０Ｖに設定された時刻ｔ６において、ＶＤＤＷノードのリセット動作が開始される。

まず、チャージポンプ回路１３０が非活性化される。従って、ＶＤＤＷノードはＶＰＰでフローティング状態となる。そして、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１００に供給する。すると、ＭＯＳトランジスタ１５３、１５４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子１５１の抵抗値Ｒ４に応じた定電流Ｉreset２（＝α・Ｖref／Ｒ４）を供給する。また、時刻ｔ６におけるＶＤＤＷノードの電位はＶＰＰであるから、ｐチャネルＭＯＳトランジスタ１５６はオン状態である。よって、Ｉreset２はＶＤＤＷノードに流れ込む。この様子は、例えば第１の実施形態で説明した図１０と同様である。この結果、ＶＤＤＷノードのチャージがＶcc２ノードへ放電される。例えば、ＶＤＤＷノードとＧＮＤとの間の寄生容量や、ＶＤＤＷノードとＶＮＥＧノードとの間の寄生容量に蓄積されたチャージが、Ｖcc２ノードへと移動する。その結果、図２３の時刻ｔ６〜ｔ７に示すように、ＶＤＤＷノードの電位は、ＶＰＰから一定の変化量によって下降する。

時刻ｔ７において、ＶＤＤＷノードの電位がＶcc２＋Ｖthpに達すると、ＭＯＳトランジスタ１５６はカットオフとなる。但しＶthpは、ＭＯＳトランジスタ１５６の閾値電圧である。従って、Ｉreset２はＶＤＤＷノードに流れ込めない。そこで時刻ｔ７で、ＭＯＳトランジスタ１５７がオン状態とされる。この様子は、第１の実施形態における図１１と同様である。その結果、ＶＤＤＷノードはＶcc２ノードと接続され、チャージはＶcc２ノードに放出される。

その結果、ＶＤＤＷノードの電位はＶcc２となる（時刻ｔ８）。その後、必要に応じて、時刻ｔ９において、ＭＯＳトランジスタ１５８がオン状態とされて、ＶＤＤＷノードはＧＮＤに接続され、ＶＤＤＷノードの電位は０Ｖに設定される。

上記のように、本実施形態に係るフラッシュメモリであると、ＶＤＤＷノードに定電流Ｉreset２を流しながら、ＶＤＤＷノードの電位をＶcc２（厳密にはＶcc２＋Ｖthp）にリセットしている。従って、ＶＤＤＷノードについて、上記第１の実施形態で説明した（１）乃至（３）の効果を得ることが出来る。

次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第５の実施形態において、書き込み後と消去後とで、リセット時に流す電流Ｉreset２の電流値を変えるものである。すなわち、ＶＤＤＷノードについて、上記第２の実施形態を適用したものである。図２４は、本実施形態に係るフラッシュメモリ１０の備える放電回路１５０の回路図である。その他の構成は第５の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１５０は、上記第５の実施形態で説明した構成において、抵抗素子１５１の代わりに電流制御回路２２０を有している。電流制御回路２２０は、抵抗素子２２１、２２２、及びｎチャネルＭＯＳトランジスタ２２３、２２４を備えている。

抵抗素子２２１の一端はＭＯＳトランジスタ１５２のソースに接続され、他端は抵抗素子２２２の一端に接続されている。ＭＯＳトランジスタ２２３のドレインは、抵抗素子２２１、２２２の接続ノードに接続され、ソースは接地され、ゲートには書き込み信号ＰＲＧが入力される。ＭＯＳトランジスタ２２４のドレインは抵抗素子２２２の他端に接続され、ソースは接地され、ゲートには消去信号ＥＲＳが入力される。書き込み信号ＰＲＧ及び消去信号ＥＲＳは、それぞれ書き込み時及び消去時に“Ｈ”レベルとされる。

次に、本実施形態に係るフラッシュメモリの動作について、図２５を用いて説明する。図２５は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であり、ＶＮＥＧノードのリセット動作は上記第１乃至第４の実施形態と同様であるので説明は省略する。以下では、書き込み動作後と消去動作後とに分けて、ＶＤＤＷノードのリセット動作を説明する。

＜書き込み後のリセット動作＞
図２５に示すように、時刻ｔ４〜ｔ６の期間に、チャージポンプ回路１３０は、ＶＤＤＷノードに正電位ＶＰＰを出力する。そして、ＶＮＥＧノードのリセット動作が終了した時刻ｔ６において、リセット動作が開始される。すなわち、まずチャージポンプ回路１３０が非活性化される。従って、ＶＤＤＷノードはＶＰＰでフローティング状態となる。そして、放電回路１５０が、ＶＤＤＷノードに電流Ｉreset２_prgを供給する。この様子は、第２の実施形態で説明した図１５と同様である。まず、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１５０に供給する。また、放電回路のＭＯＳトランジスタ２２３のゲートに入力される書き込み信号ＰＲＧが“Ｈ”レベルとされ、ＭＯＳトランジスタ２２４のゲートに入力される消去信号ＥＲＳが“Ｌ”レベルとされる。従って、ＭＯＳトランジスタ２２３はオン状態、ＭＯＳトランジスタ２２４はオフ状態となる。すると、ＭＯＳトランジスタ１５３、１５４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子２２１の抵抗値Ｒ５に応じた定電流Ｉreset２_prg（＝α・Ｖref／Ｒ５）を供給する。

上記の定電流Ｉreset２_prgをＶＤＤＷノードに供給しつつ、ＶＤＤＷノードの電荷が放電され、時刻ｔ７に、ＶＤＤＷノードの電位はＶcc２＋Ｖthpに達する。その後の動作は第５の実施形態で説明したとおりである。

＜消去後のリセット動作＞
図２５に示すように、時刻ｔ４〜ｔ５の期間に消去動作が行われる。そして、ＶＮＥＧノードのリセット動作が終了した時刻ｔ６において、ＶＤＤＷノードのリセット動作が開始される。すなわち、まずチャージポンプ回路１３０が非活性化される。従って、ＶＤＤＷノードはＶＰＰでフローティング状態となる。そして、放電回路１５０が、ＶＤＤＷノードに電流Ｉreset２_ersを供給する。この様子は、第２の実施形態で説明した図１６と同様である。まず、基準電圧発生回路１１０が基準電圧Ｖrefを放電回路１５０に供給する。また、放電回路１５０のＭＯＳトランジスタ２２３のゲートに入力される書き込み信号ＰＲＧが“Ｌ”レベルとされ、ＭＯＳトランジスタ２２４に入力される消去信号ＥＲＳが“Ｈ”レベルとされる。従って、ＭＯＳトランジスタ２２３はオフ状態、ＭＯＳトランジスタ２２４はオン状態となる。すると、ＭＯＳトランジスタ１５３、１５４で形成されるカレントミラー回路は、基準電圧Ｖref及び抵抗素子２２１、２２２の抵抗値Ｒ５、Ｒ６に応じた定電流Ｉreset２_ers（＝α・Ｖref／（Ｒ５＋Ｒ６））を供給する。但し、Ｉreset２_ers＜Ｉreset２_prgなる関係がある。

上記の定電流Ｉreset２_ersをＶＤＤＷノードに供給しつつ、ＶＤＤＷノードの電荷が放電され、時刻ｔ９に、ＶＤＤＷノードの電位はＶcc２＋Ｖthpに達する。その後の動作は第５の実施形態で説明したとおりである。

上記のように、本実施形態に係るフラッシュメモリであると、ＶＤＤＷノードに定電流を流しながら、ＶＤＤＷノードをリセットしている。そして、書き込み動作後のリセット時にＶＤＤＷノードに流す電流Ｉreset２_prgよりも、消去後のリセット時にＶＤＤＷノードに流す電流Ｉreset２_ersの方を、小さい電流値としている。従って、図２５に示すように、消去後のリセット時におけるＶＤＤＷノードの電位変化（｜ｄＶ／ｄｔ｜＝｜ｃ４｜）は、書き込み後のリセット時におけるＶＤＤＷノードの電位変化（｜ｄＶ／ｄｔ｜＝｜ｃ３｜）よりも小さい。すなわち、書き込み後に比べて、消去後のＶＤＤＷノードの電位変化を、より緩やかにしている。従って、ＶＤＤＷノードについて、上記第１、第２の実施形態で説明した（１）乃至（４）の効果を得ることが出来る。

次に、この発明の第７の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第５の実施形態において、放電回路によって電流Ｉresetを流しつつ、ＶＮＥＧノードの電位を０Ｖまで上昇させるものである。すなわち、ＶＤＤＷノードについて、上記第３の実施形態を適用したものである。図２６は、本実施形態に係るフラッシュメモリ１０の備える放電回路１５０の回路図である。その他の構成は第５の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１５０は、上記第５の実施形態で説明した構成において、ＭＯＳトランジスタ１５７を廃したものである。そして、基準電圧Ｖrefの値を、ＭＯＳトランジスタ１５６の閾値（Ｖthp）レベルに設定しつつ、基準電圧Ｖrefを、ＭＯＳトランジスタ１５２のゲートだけでなく、ＭＯＳトランジスタ１５６のゲートにも印加したものである。

次に、本実施形態に係るフラッシュメモリの動作について図２７を用いて説明する。図２７は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であり、ＶＮＥＧノードのリセット動作は上記第１乃至第４の実施形態と同様であるので説明は省略し、以下ではＶＤＤＷノードのリセット動作についてのみ説明する。

まず図２７に示すように、時刻ｔ４〜ｔ６の期間に、チャージポンプ回路１３０は、ＶＤＤＷノードに正電位ＶＰＰを出力する。そして、ＶＮＥＧノードのリセット動作が終了した時刻ｔ６において、ＶＤＤＷノードのリセット動作が開始される。すなわち、まずチャージポンプ回路１３０が非活性化される。従って、ＶＤＤＷノードはＶＰＰでフローティング状態となる。そして、放電回路１５０が、ＶＤＤＷノードに電流Ｉreset２を供給する。この様子は、上記第１の実施形態で説明した図１０と同様である。但し、ＭＯＳトランジスタ１５６のゲートには基準電圧Ｖrefが印加されている。

上記の定電流Ｉreset２をＶＤＤＷノードに供給しつつ、ＶＤＤＷノードの電荷が放電され、時刻ｔ７に、ＶＤＤＷノードの電位はＶcc２に達する。ＶＤＤＷノードの電位がＶcc２に達すると、ＭＯＳトランジスタ１５６はカットオフとなる。従って、Ｉreset２はＶＤＤＷには流れ込まなくなる。その後、必要に応じて、例えば時刻ｔ８においてＭＯＳトランジスタ１５８がオン状態とされて、ＶＤＤＷノードはＧＮＤに接続される。

上記のように、本実施形態に係るフラッシュメモリであると、放電回路１５０のＭＯＳトランジスタ１５６には、その閾値レベル（Ｖthp）の電圧が印加されている。従って、ＶＤＤＷノードの電位がＶcc２＋Ｖthpに達してもカットオフにはならず、ＶＤＤＷノードには電流Ｉreset２が供給される。よって、電流Ｉreset２をＶＤＤＷノードに流しつつ、ＶＤＤＷノードをＶcc２まで下降させることが出来る。従って、上記第５、第６の実施形態で必要であったＭＯＳトランジスタ１５７が不要となる。よって、ＶＤＤＷノードについて、上記第１、第３の実施形態で説明した（１）乃至（３）及び（５）の効果が得られる。

次に、この発明の第８の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第６、第７の実施形態を組み合わせたものである。すなわち、ＶＤＤＷノードについて、上記第４の実施形態を適用したものである。図２８は、本実施形態に係るフラッシュメモリ１０の備える放電回路１５０の回路図である。その他の構成は第５の実施形態と同様であるので説明は省略する。

図示するように、本実施形態に係る放電回路１５０は、上記第６の実施形態で説明した図２４に示す構成において、ＭＯＳトランジスタ１５７が廃されている。そして、基準電圧Ｖrefの値は、ＭＯＳトランジスタ１５６の閾値（Ｖthp）レベルに設定され、且つ基準電圧ＶrefがＭＯＳトランジスタ１５２のゲートだけでなく、ＭＯＳトランジスタ１５６のゲートにも印加されている。

次に、本実施形態に係るフラッシュメモリの動作について図２９を用いて説明する。図２９は、ＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャートである。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であり、ＶＮＥＧノードのリセット動作は上記第１乃至第４の実施形態と同様であるので説明は省略する。以下では、ＶＤＤＷノードについてのリセット動作を、書き込み動作後と消去動作後とに分けて説明する。

＜書き込み後のリセット動作＞
図２９に示すように、時刻ｔ４〜ｔ５の期間に書き込み動作が行われ、ＶＮＥＧノードのリセット動作が終了した時刻ｔ６において、ＶＤＤＷノードのリセット動作が開始される。すなわち、まずチャージポンプ回路１３０が非活性化される。従って、ＶＤＤＷノードはＶＰＰでフローティング状態となる。そして、放電回路１５０が、ＶＤＤＷノードに電流Ｉreset２_prgを供給する。これは、上記第２、第６の実施形態で説明した通りである。

上記の定電流Ｉreset２_prgをＶＤＤＷノードに供給しつつ、ＶＤＤＷノードの電荷が放電され、時刻ｔ８にＶＤＤＷノードの電位はＶcc２に達する。ＶＤＤＷノードの電位がＶcc２に達すると、ＭＯＳトランジスタ１５６はカットオフとなる。その後、必要に応じて、例えば時刻ｔ１１にＭＯＳトランジスタ１５８がオン状態とされて、ＶＤＤＷノードはＧＮＤに接続される。

＜消去後のリセット動作＞
消去後のリセット動作も、ほぼ第６の実施形態と同様である。すなわち、時刻ｔ６で、放電回路１５０によって電流Ｉreset２_ersがＶＤＤＷノードに供給される。そして基準電圧Ｖrefは、ＭＯＳトランジスタ１５２のゲートだけでなくＭＯＳトランジスタ１５６のゲートにも印加される。従って、定電流Ｉreset２_ersをＶＤＤＷノードに供給しつつ、ＶＤＤＷノードの電荷が放電され、時刻ｔ１０にＶＤＤＷノードの電位はＶcc２に達する。

上記のように、本実施形態に係るフラッシュメモリであると、ＶＤＤＷノードについても、第１の実施形態で説明した（１）乃至（３）の効果に加えて、更に第２、第３の実施形態で説明した（４）、（５）の効果を併せて得ることが出来る。

次に、この発明の第９の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第８の実施形態におけるチャージポンプ回路についての具体例を示すものである。図３０、図３１は、チャージポンプ回路１３０、１４０の回路図である。

図３０に示すように、チャージポンプ回路１３０は、発振部２３０及び出力部２４０を備えている。

発振部２３０は、第１発振部２３１及び第２発振部２３２を有している。第１発振部２３１は、直列接続された奇数個のインバータ２３３及び、各インバータ２３３の出力ノードと接地電位との間に接続された容量素子２３４を有しており、最終段のインバータ２３３の出力が、初段のインバータ２３３の入力にフィードバックされている。第２発振部２３２は、第１発振部２３１において、インバータ２３３の入力と出力とを入れ替えたものである。そして、第１、第２発振部２３１、２３２は、互いに相補な関係にあるパルス信号を出力する。パルス信号の周波数は、容量素子２３４のキャパシタンスによって決定される。

出力部２４０は、イントリンシック型ＭＯＳトランジスタ２４１〜２４３及び容量素子２４４を備えている。そして、複数のＭＯＳトランジスタ２４１の電流経路が直列接続されている。各ＭＯＳトランジスタ２４１のソースには、ドレインがＶcc２ノードに接続され、ゲートがドレインに接続されたＭＯＳトランジスタ２４２のソースが接続されている。また、奇数段の各ＭＯＳトランジスタ２４１のゲートは、容量素子２４４を介在して第２発振部２３２の出力ノードに接続され、偶数段の各ＭＯＳトランジスタ２４１のゲートは、容量素子２４４を介して第１発振部２３１の出力ノードに接続されている。そして、最終段のＭＯＳトランジスタ２４１のドレインは、ＭＯＳトランジスタ２４３のソース及びゲートに接続され、ＭＯＳトランジスタ２４３のドレインが、ＶＤＤＷノードに接続されている。上記構成の出力部２４０は、発振部２３０で生成されるパルス信号に基づいて、正電圧ＶＰＰを、ＶＤＤＷノードから出力する。

チャージポンプ回路１４０は、図３１に示すように、発振部２５０及び出力部２６０を備えている。発振部２５０は、チャージポンプ回路１３０の発振部２３０と同一の構成を有している。また出力部２６０は、チャージポンプ回路１３０の出力部における各ＭＯＳトランジスタをｐチャネルＭＯＳトランジスタで形成したものである。そして出力部２６０は、発振部２５０で生成されるパルス信号に基づいて、負電圧ＶＢＢを、ＶＮＥＧノードから出力する。

上記第１乃至第８の実施形態に係るフラッシュメモリ１０は、上記のような構成のチャージポンプ回路を用いることが出来る。

次に、この発明の第１０の実施形態に係る不揮発性半導体記憶装置について、図３２を用いて説明する。本実施形態は、上記第１乃至第９の実施形態に係るフラッシュメモリを備えたシステムＬＳＩに関するものである。図３２は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ４００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、２Ｔｒフラッシュメモリ１０、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。

ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。

２Ｔｒフラッシュメモリ１０は、ＭＣＵ７００が動作するためのプログラムデータを保持する。

ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ１０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ１０にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。

次に、上記ＬＳＩ４００に含まれる２つの半導体メモリ５００、６００の構成について、以下詳細に説明する。２Ｔｒフラッシュメモリ１０は、上記第１乃至第９の実施形態で説明したとおりである。

＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ５００の構成について図３３を用いて説明する。図３３はＮＡＮＤ型フラッシュメモリのブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリ５００は、メモリセルアレイ５１０、カラムデコーダ５２０、ロウデコーダ５３０、センスアンプ５４０、書き込み回路５５０、及びソース線ドライバ５６０を備えている。

メモリセルアレイ５１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

カラムデコーダ５２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。

ロウデコーダ５３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ５３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。

センスアンプ５４０は、ロウデコーダ５３０及びカラムデコーダ５２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。

書き込み回路５５０は、書き込みデータをラッチする。

ソース線ドライバ５６０は、ソース線ＳＬに電圧を供給する。

＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００の構成について、図３４を用いて説明する。図３４は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００のブロック図である。

図示するように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、メモリセルアレイ６１０、カラムデコーダ６２０、ロウデコーダ６３０、センスアンプ６４０、書き込み回路６５０、及びソース線ドライバ６６０を備えている。

メモリセルアレイ６１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、ＮＡＮＤ型フラッシュメモリ５００に含まれるＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ２６０に接続されている。

カラムデコーダ６２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。

ロウデコーダ６３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。

センスアンプ６４０は、ロウデコーダ６３０及びカラムデコーダ６２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。

書き込み回路６５０は、書き込みデータをラッチする。

ソース線ドライバ６６０は、ソース線ＳＬに電圧を供給する。

上記本実施形態に係るＬＳＩによれば、上記（１）乃至（５）の効果に加えて以下の効果が得られる。
（６）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。

ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、及び２Ｔｒフラッシュメモリ１０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ１０、５００、６００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。

（７）システムＬＳＩを高性能化出来る。

本実施形態に係るシステムＬＳＩは、上記第１乃至第４の実施形態で説明した２Ｔｒフラッシュメモリ１０の他、ＮＡＮＤ型フラッシュメモリ５００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００を有している。

２Ｔｒフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００と異なり、書き込み及び消去時に正電圧（１２Ｖ）と負電圧（−８Ｖ）を用いている。そして、コントロールゲートとチャネルとの間に２０Ｖの電位差を与えている。従って、書き込み禁止電圧を１２Ｖと−８Ｖの中間付近の０Ｖに設定することが出来、ビット線から書き込み禁止電圧を印加することが容易となる。また、正電圧と負電圧とを用いることで、デコーダ３０、４０に用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１２Ｖ若しくは−８Ｖである。従って、２Ｔｒフラッシュメモリ１０が有するデコーダ３０、４０に使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００が有するロウデコーダ５３０、６３０に使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、デコーダ３０、４０を小型化出来ると共に、デコーダ３０、４０の動作速度をロウデコーダ５３０、６３０に比べて高速化出来る。従って、２Ｔｒフラッシュメモリの動作速度を向上出来、ランダムアクセスの高速化を図ることができる。

そして本実施形態では、上記２Ｔｒフラッシュメモリ１０に、ＭＣＵ７００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ７００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ１０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、消去単位がＮＡＮＤ型フラッシュメモリ１００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ１０に保持させ、ＭＣＵ７００によって上記制御を行わせれば良いからである。ＭＣＵ７００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ７００の能力と、本来ＭＣＵ７００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。

なお、例えばロジック回路領域では、ＣＰＵ２１０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、２２０、２３０をバルクのシリコン基板上に形成しても良い。

上記のように、この発明の第１乃至第１０の実施形態に係るフラッシュメモリは、放電回路を備えている。放電回路は、正電圧または負電圧を生成するチャージポンプ回路が非活性化された後、該チャージポンプ回路の出力ノードに電流を流しながら、チャージを電源電位または接地電位へ放電している。従って、チャージポンプ回路の出力ノードの電位変化を緩やかにすることが出来、カップリングノイズを低減出来る。

また、書き込み後と消去後とで、チャージポンプ回路の出力ノードを放電させる際に流す電流を変化させている。具体的には、消去後においては、書き込み後よりも小さな電流を流しながら放電を行っている。従って、書き込み時より寄生容量の大きい消去の場合であっても、カップリングノイズを低減できる。このことは、次のように言い換えることも出来る。すなわち、書き込み後と消去後とで、チャージポンプ回路の出力ノードを放電するのに要する時間を変化させている。具体的には、消去後においては、書き込み後よりも長い時間をかけて放電を行っている。従って、チャージポンプ回路の出力ノードの電位変化を緩やかに出来る。

更に、チャージポンプ回路の出力ノードが０Ｖに達してから一定時間後に、サイズの大きいＭＯＳトランジスタによって該出力ノードをＧＮＤに接続している。従って、該出力ノードのノイズ耐性を向上できる。

なお、上記第１乃至第８の実施形態では、２Ｔｒフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリや３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用することも出来る。

また、上記第１乃至第８の実施形態では、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。しかし、ビット線を階層化した場合には、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。また、非選択のローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。

更に、上記第１、第２の実施形態では、ＶＮＥＧノードの電位が−Ｖthnに達すると、すぐにＭＯＳトランジスタ１０７をオンさせて、ＶＮＥＧノードの電位を０Ｖにする場合について説明した。しかし図３５に示すように、ＭＯＳトランジスタ１０７は、例えばＶＤＤＷノードがリセットされてからオンされても良く、その時期は特に限定されるものではない。これは、−Ｖthnから０Ｖへの電位変動は、カップリングに問題無いからである。このことは、上記第５、第６の実施形態でも同様であり、ＶＤＤＷノードの電位を（Ｖcc２＋Ｖthp）からＶcc２にする時期は何時でも構わない。

また図３６に示すように、放電回路１００内のＭＯＳトランジスタ１０７、１０８のゲートは、例えばタイマー回路によって制御できる。すなわち、タイマー回路２７０がリセット動作を開始してからの時間を計測し、一定時間が経過した際にはまずＭＯＳトランジスタ１０７をオンさせ、その後ＭＯＳトランジスタ１０８をオンさせる。

また図３７に示すように、放電回路１００内のＭＯＳトランジスタ１０７、１０８のゲートは、電圧検知回路２８０によって制御してもよい。すなわち、電圧検知回路２８０がＶＮＥＧノードの電位を検出する。そして、一定電位（例えば−Ｖthn）に達したことを検知した際にＭＯＳトランジスタ１０７をオンさせ、次にＶＮＥＧノードが０Ｖに達したことを検知した際にＭＯＳトランジスタ１０８をオンさせる。

勿論、図３８に示すように、図３６及び図３７の構成を組み合わせても良い。すなわち、電圧検知回路１０７によってＶＮＥＧノードの電位が−Ｖthnが検知された際に、まずＭＯＳトランジスタ１０７がオンされる。その後、タイマー回路２７０によって一定時間が経過した後、ＭＯＳトランジスタ１０８がオン状態とされる。

上記図３６乃至図３８は、勿論放電回路１５０におけるＭＯＳトランジスタ１５７、１５８にも適用可能である。更に図３９に示すように、放電回路１００は、場合によってはｐチャネルＭＯＳトランジスタ１０５を廃することも可能である。

次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図４０にメモリカードの例を示した。図４０に示した様に、メモリカード９００は、上記第１乃至第８の実施形態で説明した２Ｔｒフラッシュメモリ１０を有している。フラッシュメモリ１０は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード９００に搭載されたフラッシュメモリ１０に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図４１に別のメモリカードの例を示した。図４０に示したメモリカードと異なる点は、フラッシュメモリ１０を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。

コントローラ９１０は、それぞれフラッシュメモリ１０及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。

図４２は、別のアプリケーションを示す。図４２に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。

図４３に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。

図４４に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

別のアプリケーションを図４５、図４６に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ１０、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。

すなわち、この発明の第１乃至第１０の実施形態に係る不揮発性半導体記憶装置は、
１．半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記メモリセルへのデータの書き込み時または消去時において活性化されて第１電圧を発生し、該第１電圧を前記ウェル領域と前記ワード線とのいずれかに供給する第１チャージポンプ回路と、
前記第１チャージポンプ回路が非活性化された際に、前記第１電圧ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備する。

２．上記１において、前記メモリセルへのデータの書き込み時または消去時において活性化されて第２電圧を発生し、該第２電圧を前記ウェル領域、または前記ワード線に供給する第２チャージポンプ回路を更に備え、前記第１、第２電圧はそれぞれ負電圧及び正電圧であり、
前記第１チャージポンプ回路が発生した前記電荷が前記放電回路によって放電された後に、前記第２チャージポンプ回路は非活性化され、
前記放電回路は、前記第２チャージポンプ回路が非活性化された際に、前記電流を流しつつ前記第２チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する。

３．半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、
前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、供給する前記電流の電流値を変化させる。

４．半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、
前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、前記電荷の放電に要する時間を変化させる。

５．上記３または４において、前記放電回路は、基準電圧を発生する基準電圧発生回路と、
第３ＭＯＳトランジスタを含んで形成され、出力ノードが前記第１チャージポンプ回路のいずれかの出力ノードに接続され、前記基準電圧に応じて前記電流を供給するカレントミラー回路と、
前記メモリセルへのデータの書き込み後と消去後とで、前記カレントミラー回路の供給電流量を変化させる電流制御回路とを備える。

６．上記５において、前記放電回路は、前記カレントミラー回路の出力ノードと、前記第１チャージポンプ回路の出力ノードとの間に電流経路の両端が接続され、前記第３ＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第４ＭＯＳトランジスタを更に備える。

７．上記３乃至６において、前記メモリセルへのデータの書き込み時または消去時において活性化されて正電位を発生し、該正電位を書き込み時には前記ワード線に供給し、消去時には前記ウェル領域に供給する第２チャージポンプ回路を更に備え、
前記第１チャージポンプ回路が発生した前記電荷が前記放電回路によって放電された後に、前記第２チャージポンプ回路は非活性化されて、該第２チャージポンプ回路が発生した前記電荷が前記放電回路によって放電される。

８．上記１乃至７において、前記放電回路は、前記第１チャージポンプ回路の出力ノードと、接地電位または電源電位との間の接続をスイッチングする第１スイッチ素子と、
前記第１チャージポンプ回路の出力ノードと、接地電位または電源電位との間の接続をスイッチングし、前記第１スイッチ素子がオン状態とされた後の一定時間後にオン状態とされ、前記第１スイッチ素子よりも電流供給能力の大きい第２スイッチ素子とを更に備える。

９．上記２において、前記メモリセルは、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタと、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線とを更に具備し、前記第１チャージポンプ回路は、前記負電位を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給し、
前記第２チャージポンプ回路は、前記正電位を書き込み時には前記ワード線に供給し、消去時には前記ウェル領域に供給する。

１０．上記３乃至７、９において、同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、
書き込み時にいずれかの前記ワード線を選択して、選択ワード線に前記負電位を供給すると共に全ての前記セレクトゲート線に前記負電位を供給し、消去時に全てのワード線に前記負電位を供給する第１ロウデコーダと、
読み出し時にいずれかの前記セレクトゲート線を選択して、選択セレクトゲート線に、前記正電位よりも低い電圧を印加する第２ロウデコーダとを更に備える。

また上記実施形態に係る不揮発性半導体記憶装置の制御方法は、
１１．第１チャージポンプ回路が第１ノードに正電圧を印加するステップと、
第２チャージポンプ回路が第２ノードに負電圧を印加するステップと、
前記正電圧及び負電圧を用いて、不揮発性メモリセルにデータを書き込む、または不揮発性メモリセルからデータを消去するステップと、
不揮発性メモリセルにデータを書き込み、または不揮発性メモリセルからデータを読み出した後、第１チャージポンプ回路が非活性化されるステップと、
放電回路が、前記第１ノードに電流を流しつつ、前記第１ノードにおける電荷を接地電位または電源電位に放電するステップと、
前記第１ノードにおける電荷を放電した後、第１ＭＯＳトランジスタによって前記第１ノードを接地電位に接続するステップとを具備する。

１２．上記１１において、前記第１ノードを接地電位に接続した後、前記第１ＭＯＳトランジスタよりも電流供給能力の大きい第２ＭＯＳトランジスタによって、前記第１ノードを接地電位に接続するステップを更に備える。

１３．上記１１または１２において、前記第１ノードにおける電荷を放電するステップは、データの書き込み後よりもデータの消去後において、より長時間をかけて行われる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備える基準電圧発生回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及び書き込み回路の回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及びセンスアンプの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第１の実施形態に係るフラッシュメモリの書き込み動作時または消去動作時における放電回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリのリセット動作時における放電回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリのリセット動作時における放電回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリのリセット動作時における放電回路の回路図。 この発明の第２の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第２の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第１の実施形態に係るフラッシュメモリの、書き込み動作後のリセット動作時における放電回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリの、消去動作後のリセット動作時における放電回路の回路図。 この発明の第３の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第３の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第４の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第４の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第５の実施形態に係るフラッシュメモリのブロック図。 この発明の第５の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第５の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第６の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第６の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第７の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第７の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第８の実施形態に係るフラッシュメモリの備える放電回路の回路図。 この発明の第８の実施形態に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第９の実施形態に係るフラッシュメモリが備えるチャージポンプ回路の回路図。 この発明の第９の実施形態に係るフラッシュメモリが備えるチャージポンプ回路の回路図。 この発明の第１０の実施形態に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。 ＮＡＮＤ型フラッシュメモリのブロック図。 ３Ｔｒ−ＮＡＮＤ型フラッシュメモリのブロック図。 この発明の第１乃至第９の実施形態の第１変形例に係るフラッシュメモリの備えるＶＤＤＷノード及びＶＮＥＧノードの電位のタイミングチャート。 この発明の第１乃至第１０の実施形態の第２変形例に係るフラッシュメモリの備える放電回路の回路図。 この発明の第１乃至第１０の実施形態の第３変形例に係るフラッシュメモリの備える放電回路の回路図。 この発明の第１乃至第１０の実施形態の第４変形例に係るフラッシュメモリの備える放電回路の回路図。 この発明の第１乃至第１０の実施形態の第５変形例に係るフラッシュメモリの備える放電回路の回路図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。

符号の説明

１０…フラッシュメモリ、２０…メモリセルアレイ、３０…書き込み用デコーダ、４０…セレクトゲートデコーダ、５０…カラムデコーダ、６０…書き込み回路、７０…センスアンプ、８０…ソース線ドライバ、９０…アドレスバッファ、１００、１５０…放電回路、１０１、１１７〜１１９、１５１、２１１、２１２…抵抗素子、１０２〜１０８、１１１〜１１５、１５２〜１５８、２１３、２１４…ＭＯＳトランジスタ、１１０…基準電圧発生回路、１１６…電流源、１２０〜１４０…チャージポンプ回路、２００、２０１…ダイオード、２１０…電流制御回路

Claims (5)

1. 半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを有する第１ＭＯＳトランジスタを備えたメモリセルと、
   前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   前記メモリセルへのデータの書き込み時または消去時において活性化されて第１電圧を発生し、該第１電圧を前記ウェル領域と前記ワード線とのいずれかに供給する第１チャージポンプ回路と、
   前記第１チャージポンプ回路が非活性化された際に、前記第１電圧ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルへのデータの書き込み時または消去時において活性化されて第２電圧を発生し、該第２電圧を前記ウェル領域、または前記ワード線に供給する第２チャージポンプ回路を更に備え、
   前記第１、第２電圧はそれぞれ負電圧及び正電圧であり、
   前記第１チャージポンプ回路が発生した前記電荷が前記放電回路によって放電された後に、前記第２チャージポンプ回路は非活性化され、
   前記放電回路は、前記第２チャージポンプ回路が非活性化された際に、前記電流を流しつつ前記第２チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
   前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
   前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、
   前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路と
   を具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、供給する前記電流の電流値を変化させる
   ことを特徴とする不揮発性半導体記憶装置。
4. 半導体基板の表面内に形成されたウェル領域上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
   前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
   前記メモリセルへのデータの書き込み時または消去時において活性化されて負電圧を発生し、該負電圧を書き込み時には前記セレクトゲート線及び前記ウェル領域に供給し、消去時には前記ワード線に供給する第１チャージポンプ回路と、
   前記第１チャージポンプ回路が非活性化された際に、前記負電位ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路と
   を具備し、前記放電回路は、前記メモリセルへのデータの書き込み後に前記電荷を放電する際と、消去後に放電する際とで、前記電荷の放電に要する時間を変化させる
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記放電回路は、基準電圧を発生する基準電圧発生回路と、
   第３ＭＯＳトランジスタを含んで形成され、出力ノードが前記第１チャージポンプ回路のいずれかの出力ノードに接続され、前記基準電圧に応じて前記電流を供給するカレントミラー回路と、
   前記メモリセルへのデータの書き込み後と消去後とで、前記カレントミラー回路の供給電流量を変化させる電流制御回路とを備える
   ことを特徴とする請求項３または４記載の不揮発性半導体記憶装置。

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