JP2006148858A - パワーオンリセット回路 - Google Patents

Abstract

【課題】外部電源電圧だけでなく外部電源電圧を用いて生成される昇圧電圧及びコア電圧などの内部電源電圧のレベルを全て感知してパワーオンリセット信号を発生する。
【解決手段】本発明はパワーオンリセット回路に関し、電源電圧のレベルを感知する外部電源電圧感知部と、複数個の内部電源電圧のレベルをそれぞれ感知する複数個の内部電源電圧感知部と、外部電源電圧感知部及び内部電源電圧感知部の出力を組み合わせてパワーオンリセット信号を出力する選択出力部とを含んで構成し、外部電源電圧と内部電源電圧が全て一定のレベル以上であればパワーオンリセット信号を出力することを特徴とする。
【選択図】図３

Description

本発明はパワーオンリセット回路に関し、より詳しくは外部電源電圧だけでなく昇圧電圧及びコア電圧などの内部電源電圧レベルを全て感知し、外部電源電圧及び内部電源電圧が共に一定のレベル以上になれば、パワーオンリセット信号を発生することにより初期化動作の安定性を高める技術に関するものである。

一般に、ディバイス或いはマイクロコントローラユニット（ＭＣＵ）は電源が供給される前にチップ内のレジスタ等をフローティングさせる。このようなフローティング状態でチップに電源が供給されると、チップ内のレジスタが望まない状態にセッチィングされチップが誤動作することがある。さらに、電源が一定の電圧以下に落ちるとチップ内部のマクロブロックが不安定になり、チップが誤動作することもある。これを解決するため、チップにパワーオンリセット（power on reset）回路を備える。

即ち、パワーオンリセット回路はディバイスの外部に別途のリセット回路を備えずに自体的にリセット信号を生成することにより、初期に電源がランプアップになるかダウンされ、チップが不安定になることを防ぐ。このため、パワーオンリセット回路は内部回路に供給される電源電圧レベルが一定のレベル以下に下降するかを感知し、一定のレベル以下に下降すればパワーオンリセット信号を発生する。

図１は、従来のパワーオンリセット回路の構成を示す図である。

従来のパワーオンリセット回路は、電源電圧分配部１０及びシンク部２０を備える。

電源電圧分配部１０は、電源電圧ＶＤＤ端と接地電圧端との間に直列に連結される抵抗Ｒ１、Ｒ２を備え、抵抗比に従い電源電圧ＶＤＤを分配してノードＮ１に出力する。

シンク部２０は、電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１及びインバータＩＶ１を備える。

ＰＭＯＳトランジスタＰＭ１はゲートに接地電圧が印加され、常にターンオンされてノードＮ２に電源電圧レベル信号を印加し、ＮＭＯＳトランジスタＮＭ１はノードＮ１の電位により制御されて接地電圧レベル信号をノードＮ２に印加する。インバータＩＶ１はノードＮ２の信号を反転させて出力する。

前記のような構成を有する従来のパワーオンリセット回路は内部回路に供給される電源電圧ＶＤＤの変化を感知し、該電源電圧が一定のレベル以上であればハイレベルのパワーオンリセット信号ＰＷＲＵＰを出力し、一定のレベル以下であればローレベルのパワーオンリセット信号ＰＷＲＵＰを出力する。

しかし、従来のパワーオンリセット回路は図２に示されているように、理想的には外部電源電圧ＶＤＤがＡのグラフのように増加するが、実質的に外部電源電圧ＶＤＤが内部回路に供給の際Ｂのグラフのように一定のレベル以下に電圧降下現象が現われることになる。

即ち、理想的にはＡのように外部電源電圧が１．２Ｖ以上であればパワーオンリセット信号ＰＷＲＵＰが印加されるべきであるが、実質的にはＢのように内部回路内で電圧降下現象が発生して１．０Ｖ以上でパワーオンリセット信号ＰＷＲＵＰが印加されることが分かる。

このように、従来のパワーオンリセット回路は外部電源電圧の変化と係わりなく理想的な外部電源電圧のレベルを基準にパワーオンリセット信号を発生させることにより、Ｃ区間の間チップの誤作動が発生するという問題点がある。
大韓民国特許公開１９９２７００２５３３Ａ号公報 大韓民国特許公開１９９６００４３５１３Ａ号公報 大韓民国特許公開２００４００９４２２４Ａ号公報 米国特許第５６７５２７２号明細書 米国特許第６３６７０２４号明細書 米国特許第２００４００４６５９５Ａ１号明細書 米国特許第６７２８８９１号明細書 米国特許第６０４０７２２号明細書 日本特開２０００−０８１９２４号公報

前記のような問題点を解決するための本発明の目的は、外部電源電圧だけでなく外部電源電圧を用いて生成される昇圧電圧及びコア電圧などの内部電源電圧のレベルを全て感知してパワーオンリセット信号を発生することにある。

本発明に係るパワーオンリセット回路は、外部電源電圧のレベルを感知する外部電源電圧感知部と、複数個の内部電源電圧のレベルをそれぞれ感知する複数個の内部電源電圧感知部と、外部電源電圧感知部及び内部電源電圧感知部の出力を組み合わせてパワーオンリセット信号を出力する選択出力部とを含んで構成し、選択出力部は外部電源電圧と内部電源電圧が全て一定のレベル以上であればパワーオンリセット信号を出力することを特徴とする。

本発明は、外部電源電圧だけでなく昇圧電圧及びコア電圧などの内部電源電圧のレベルを共に感知し、全て一定のレベル以上であればパワーオンリセット信号を出力することによりチップの誤動作を防ぐという効果が得られる。

なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。

以下、図を参照して本発明に係る実施の形態を詳しく説明する。

図３は、本発明の実施の形態に係るパワーオンリセット回路の構成を示す図である。

パワーオンリセット回路は外部電源電圧感知部１００、昇圧電圧感知部２００、コア電圧感知部３００及び選択出力部４００を備える。

外部電源電圧感知部１００は外部電源電圧ＶＤＤを分配する外部電源電圧分配部１０１、外部電源電圧分配部１０１の出力をシンクする外部電源電圧シンク部１０２、及び外部電源電圧シンク部１０２の出力を駆動して外部電源電圧ディテクティング信号ＶＤＤ＿ＤＥＴを出力する駆動部１０３を備える。

外部電源電圧分配部１０１は、外部電源電圧ＶＤＤ端と接地電圧端との間に直列に連結される抵抗Ｒ３、Ｒ４を備え、外部電源電圧ＶＤＤを抵抗比に従い分配して出力する。

外部電源電圧シンク部１０２は、外部電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２を備える。ＰＭＯＳトランジスタＰＭ２は該ゲートが接地電圧端に連結され、常にターンオンされて外部電源電圧レベルをノードＮ４に印加し、ＮＭＯＳトランジスタＮＭ２は抵抗Ｒ３、Ｒ４の共通ノードＮ３の出力により制御されて接地電圧レベルをノードＮ４に印加する。

駆動部１０３はインバータＩＶ２を備え、ノードＮ４の出力を反転して外部電源電圧ディテクティング信号ＶＤＤ＿ＤＥＴを出力する。

昇圧電圧感知部２００は昇圧電圧を分配する昇圧電圧分配部２０１、昇圧電圧分配部２０１の出力をシンクする昇圧電圧シンク部２０２、及び昇圧電圧シンク部２０２の出力を駆動して昇圧電圧ディテクティング信号ＶＰＰ＿ＤＥＴを出力する駆動部２０３を備える。

昇圧電圧分配部２０１は昇圧電圧ＶＰＰ端と接地電圧端との間に直列に連結される抵抗Ｒ５、Ｒ６を備え、昇圧電圧ＶＰＰを抵抗比に従い分配して出力する。

昇圧電圧シンク部２０２は外部電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３を備える。ＰＭＯＳトランジスタＰＭ３は該ゲートが接地電圧端に連結され、常にターンオンされて外部電圧レベルを出力端のノードＮ６に印加し、ＮＭＯＳトランジスタＮＭ３は抵抗Ｒ５、Ｒ６の共通ノードＮ５の出力により制御されて接地電圧レベルを出力端のノードＮ６に印加する。

駆動部２０３は、ラッチ部２０４及びバッファ部２０５を備える。

ラッチ部２０４はインバータＩＶ３及びＮＭＯＳトランジスタＮＭ４を備え、昇圧電圧シンク部２０２の出力端を一定に維持させる。インバータＩＶ３は昇圧電圧シンク部２０２の出力を反転させ、ＮＭＯＳトランジスタＮＭ４はインバータＩＶ３の出力により制御されて接地電圧レベルをノードＮ６に印加する。

バッファ部２０５は直列に連結されたインバータＩＶ４、ＩＶ５を備え、ラッチ部２０４の出力をバッファリングして昇圧電圧ディテクティング信号ＶＰＰ＿ＤＥＴを出力する。

コア電圧感知部３００は、昇圧電圧感知部２００とその構成及び機能が同一である。但し、コア電圧感知部３００は昇圧電圧ＶＰＰでないコア電圧ＶＣＯＲＥを分配し、これをシンクしてコア電圧レベルを感知するコア電圧ディテクティング信号ＶＣＯＲＥ＿ＤＥＴを出力する。このとき、各シンク部１０２、２０２、３０２のＮＭＯＳトランジスタの幅及び長さのサイズを同一に設計して同一のしきい値電圧ｖｔを有するようにするのが好ましい。

選択出力部４００はＮＡＮＤゲートＮＡＮＤ及びインバータＩＶ９を備え、外部電源電圧ＶＤＤ、昇圧電圧ＶＰＰ及びコア電圧ＶＣＯＲＥが全て一定のレベル以上の場合、パワーオンリセット信号ＰＷＲＵＰを出力する。

ＮＡＮＤゲートＮＡＮＤは外部電源電圧ディテクティング信号ＶＤＤ＿ＤＥＴ、昇圧電圧ディテクティング信号ＶＰＰ＿ＤＥＴ及びコア電圧ディテクティング信号ＶＣＯＲＥ＿ＤＥＴのＮＡＮＤ演算を行なって出力する。インバータＩＶ９はＮＡＮＤゲートＮＡＮＤの出力を反転して出力する。

以下、図４を参照してパワーオンリセット回路の動作を具体的に説明する。

先ず、外部電源電圧分配部１０１は電源電圧ＶＤＤを分配してノードＮ３に出力する。その後、外部電源電圧ＶＤＤが上昇し始めるとノードＮ３のレベルも上昇し、ノードＮ３のレベルがＮＭＯＳトランジスタＮＭ２のしきい値電圧より大きくなると、ＮＭＯＳトランジスタＮＭ２がターンオンされてノードＮ４に接地電圧レベルを印加する。それに伴い、インバータＩＶ２はハイレベルの外部電源電圧ディテクティング信号ＶＤＤ＿ＤＥＴを出力する。

一方、昇圧電圧分配部２０１は昇圧電圧ＶＰＰを分配してノードＮ５に出力する。その後、昇圧電圧ＶＰＰが上昇してＮＭＯＳトランジスタＮＭ３のしきい値電圧より大きくなると、ＮＭＯＳトランジスタＮＭ３がターンオンされてノードＮ６に接地電圧レベル信号が印加される。それに従い、駆動部２０３はハイレベルの昇圧電圧ディテクティング信号ＶＰＰ＿ＤＥＴを出力する。このとき、駆動部２０３のラッチ部２０４はノードＮ６の電位を接地電圧レベルに維持させるため備えられる。

コア電圧感知部３００は、昇圧電圧感知部２００とその構成及び動作が同一であるので、具体的な説明は省略する。

ここで、昇圧電圧ＶＰＰとコア電圧ＶＣＯＲＥは内部電源電圧に該当する。

前記のように、外部電源電圧ＶＤＤ、昇圧電圧ＶＰＰ及びコア電圧ＶＣＯＲＥのレベルを全て感知し、全て一定のレベル以上であれば外部電源電圧ディテクティング信号ＶＤＤ＿ＤＥＴ、昇圧電圧ディテクティング信号ＶＰＰ＿ＤＥＴ及びコア電圧ディテクティング信号ＶＣＯＲＥ＿ＤＥＴが全てハイレベルとなり、選択出力部４００はハイレベルのパワーオンリセット信号ＰＷＲＵＰを出力する。

前記のような本発明に係るパワーオンリセット回路は図４に示されているように、外部電源電圧ＶＤＤ、コア電圧ＶＣＯＲＥ及び昇圧電圧ＶＰＰが全て一定のレベル以上になれば、パワーオンリセット信号ＰＷＲＵＰが出力されることが分かる。

従来のパワーオンリセット回路の構成を示す図である。 図１に示したパワーオンリセット回路の動作グラフである。 本発明の実施の形態に係るパワーオンリセット回路の構成を示す図である。 図３に示したパワーオンリセット回路の動作グラフである。

符号の説明

１００ 外部電源電圧感知部
１０１ 外部電源電圧分配部
１０２ 外部電源電圧シンク部
１０３、２０３ 駆動部
２００ 昇圧電圧感知部
２０１ 昇圧電圧分配部
２０２ 昇圧電圧シンク部
２０４ ラッチ部
２０５ バッファ部
３００ コア電圧感知部
３０２ コア電圧シンク部
４００ 選択出力部

Claims (10)

1. 外部電源電圧のレベルを感知する外部電源電圧感知部と、
   複数個の内部電源電圧のレベルをそれぞれ感知する複数個の内部電源電圧感知部と、
   前記外部電源電圧感知部及び前記内部電源電圧感知部の出力を組み合わせてパワーオンリセット信号を出力する選択出力部とを含んで構成し、
   前記選択出力部は前記外部電源電圧と前記内部電源電圧が全て一定のレベル以上であれば前記パワーオンリセット信号を出力することを特徴とするパワーオンリセット回路。
2. 前記外部電源電圧感知部は、
   前記外部電源電圧を分配する外部電源電圧分配部と、
   前記外部電源電圧分配部の出力をシンクする外部電源電圧シンク部と、
   前記外部電源電圧シンク部の出力を駆動してディテクティング信号を出力する駆動部と、
   を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
3. 前記外部電源電圧分配部は、
   複数個の抵抗を備えることを特徴とする請求項２に記載のパワーオンリセット回路。
4. 前記外部電源電圧シンク部は、
   常にターンオンされ前記外部電源電圧のレベルを出力端に印加するＰＭＯＳトランジスタと、
   前記外部電源電圧分配部の出力により制御され接地電圧レベルを前記出力端に印加するＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項２に記載のパワーオンリセット回路。
5. 前記複数個の内部電源電圧感知部は、
   前記複数個の内部電源電圧のうち１つを分配する内部電源電圧分配部と、
   前記内部電源電圧分配部の出力をシンクする内部電源電圧シンク部と、
   前記内部電源電圧シンク部の出力を駆動してディテクティング信号を出力する駆動部と、
   を備えることを特徴とする請求項１に記載のパワーオンリセット回路。
6. 前記内部電源電圧シンク部は、
   常にターンオンされ前記外部電源電圧のレベルを出力端に印加するＰＭＯＳトランジスタと、
   前記内部電源電圧分配部の出力により制御され接地電圧レベルを前記出力端に印加するＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項５に記載のパワーオンリセット回路。
7. 前記駆動部は、
   前記内部電源電圧シンク部の出力を一定のレベルに維持させるラッチ部と、
   前記ラッチ部の出力をバッファリングして前記ディテクティング信号を出力するバッファ部と、
   を備えることを特徴とする請求項５に記載のパワーオンリセット回路。
8. 前記ラッチ部は、
   前記内部電源電圧シンク部の出力を反転するインバータと、
   前記インバータの出力により制御され接地電圧レベルを前記インバータの入力端に印加するＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項７に記載のパワーオンリセット回路。
9. 前記複数個の内部電源電圧感知部は、
   昇圧電圧及びコア電圧のレベルをそれぞれ感知することを特徴とする請求項１に記載のパワーオンリセット回路。
10. 前記選択出力部は、
    前記外部電源電圧感知部と前記複数個の内部電源電圧感知部の出力の論理演算を行なう論理演算部と、
    前記論理演算部の出力を反転する反転部と、
    を備えることを特徴とする請求項１に記載のパワーオンリセット回路。

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