KR20060054612A - 파워 온 리셋 회로 - Google Patents

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Abstract

본 발명은 파워 온 리셋 회로에 관한 것으로서, 보다 상세하게는 외부 전원전압뿐만 아니라 승압전압 및 코아전압 등의 내부전원전압 레벨을 함께 감지하여, 외부전원전압 및 내부전원전압이 모두 일정레벨 이상이 되면 파워온리셋신호를 발생함으로써 초기화 동작의 안정성을 높이는 기술을 개시한다. 이를 위해, 본 발명은 외부 전원전압의 레벨을 감지하는 외부전원전압 감지부와, 복수개의 내부전원전압의 레벨을 각각 감지하는 복수개의 내부전원전압 감지부와, 외부전원전압 감지부 및 내부전원전압 감지부의 출력을 조합하여 파워온리셋신호를 출력하는 선택출력부를 포함하여 구성하되, 외부전원전압과 내부전원전압이 모두 일정레벨 이상이면 파워온리셋신호를 출력함을 특징으로 한다.

Description

파워 온 리셋 회로{Power on reset circuit}
도 1은 종래의 파워 온 리셋 회로의 구성도.
도 2는 도 1의 파워 온 리셋 회로의 동작 그래프.
도 3은 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성도.
도 4는 도 3의 파워 온 리셋회로의 동작 그래프.
본 발명은 파워 온 리셋 회로에 관한 것으로서, 보다 상세하게는 외부 전원전압뿐만 아니라 승압전압 및 코아전압 등의 내부전원전압 레벨을 함께 감지하여, 외부전원전압 및 내부전원전압이 모두 일정레벨 이상이 되면 파워온리셋신호를 발생함으로써 초기화 동작의 안정성을 높이는 기술이다.
일반적으로, 디바이스 또는 마이크로 컨트롤러 유닛(MCU)은 전원(power)이 공급되기 전에 칩안의 레지스터들을 플로팅(floating) 시킨다. 이러한 플로팅 상태에서 칩에 전원이 공급되면 칩안의 레지스터가 원하지 않은 상태로 셋팅(setting)되어 칩이 오동작하는 경우가 있다. 또한, 전원이 일정전압 이하로 떨어지면 칩 내부의 매크로 블록(macro block)이 불안정하게 되어 칩이 오동작하기도 한다. 이를 해결하기 위해 칩에 파워 온 리셋(power on reset) 회로를 구비한다.
즉, 파워 온 리셋 회로는 디바이스의 외부에 별도의 리셋회로를 구비하지 않고 자체적으로 리셋신호를 생성함으로써 초기에 전원이 램프업(ramp up)되거나 다운(down)되어 칩이 불안정해지는 것을 방지한다. 이를 위해, 파워 온 리셋 회로는 내부 회로에 공급되는 전원전압 레벨이 일정 레벨 이하로 하강하는지를 감지하여 일정레벨 이하로 하강하면 파워 온 리셋신호를 발생한다.
도 1은 종래의 파워 온 리셋 회로의 구성도이다.
종래의 파워 온 리셋 회로는 전원전압분배부(10) 및 싱크부(20)를 구비한다.
전원전압분배부(10)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 저항 R1, R2를 구비하고, 저항비에 따라 전원전압 VDD을 분배하여 노드 N1으로 출력한다.
싱크부(20)는 전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM1, 엔모스 트랜지스터 NM1, 및 인버터 IV1를 구비한다.
피모스 트랜지스터 PM1는 게이트에 접지전압이 인가되어 항상 턴온되어 노드 N2에 전원전압 레벨신호를 인가하고, 엔모스 트랜지스터 NM1는 노드 N1의 전위에 의해 제어되어 접지전압 레벨신호를 노드 N2에 인가한다. 인버터 IV1는 노드 N2의 신호를 반전시켜 출력한다.
상기와 같은 구성을 갖는 종래의 파워 온 리셋 회로는 내부회로에 공급되는 전원전압 VDD의 변화를 감지하여 그 전원전압이 일정레벨 이상이면 하이레벨의 파워 온 리셋신호 PWRUP를 출력하고 일정레벨 이하이면 로우레벨의 파워 온 리셋신호 PWRUP를 출력한다.
그러나, 종래의 파워 온 리셋 회로는 도 2와 같이, 이상적으로는 외부전원전압 VDD이 A의 그래프와 같이 증가하나, 실질적으로 외부전원전압 VDD이 내부 회로에 공급 시 B의 그래프와 같이 일정레벨 이하로 전압강하 현상이 나타나게 된다.
즉, 이상적으로는 A와 같이 외부전원전압이 1.2V이상이면 파워 온 리셋신호 PWRUP가 인가되어야 하나, 실질적으로는 B와 같이 내부회로내에서 전압강하 현상이 발생하여 1.0V이상에서 파워 온 리셋신호 PWRUP가 인가됨을 알 수 있다.
이와같이, 종래의 파워 온 리셋 회로는 외부전원전압의 변화와 무관하게 이상적인 외부전원전압의 레벨을 기준으로 파워 온 리셋신호를 발생시킴으로써, C 구간동안 칩의 오동작이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부 전원전압 뿐만 아니라 외부전원전압을 이용하여 생성되는 승압전압 및 코아전압 등의 내부전원전압의 레벨을 함께 감지하여 파워업신호를 발생하는데 있다.
상기 과제를 달성하기 위한 본 발명의 파워 온 리셋회로는, 외부 전원전압의 레벨을 감지하는 외부전원전압 감지부와, 복수개의 내부전원전압의 레벨을 각각 감지하는 복수개의 내부전원전압 감지부와, 외부전원전압 감지부 및 내부전원전압 감지부의 출력을 조합하여 파워온리셋신호를 출력하는 선택출력부를 포함하여 구성하되, 외부전원전압과 내부전원전압이 모두 일정레벨 이상이면 파워온리셋신호를 출 력함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성도이다.
파워 온 리셋회로는 외부전원전압 감지부(100), 승압전압 감지부(200), 코아전압 감지부(300), 및 선택출력부(400)를 구비한다.
외부전원전압 감지부(100)는 외부전원전압을 분배하는 외부전원전압 분배부(101), 외부전원전압 분배부(101)의 출력을 싱크하는 외부전원전압 싱크부(102), 및 외부전원전압 싱크부(102)의 출력을 구동하여 외부전원전압 디텍팅신호 VDD_DET를 출력하는 구동부(103)를 구비한다.
외부전원전압 분배부(101)는 외부전원전압 VDD단과 접지전압단 사이에 직렬연결되는 저항 R3, R4를 구비하고, 외부전원전압 VDD을 저항비에 따라 분배하여 출력한다.
외부전원전압 싱크부(102)는 외부전원전압 VDD단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM2를 구비한다. 피모스 트랜지스터 PM2는 그 게이트가 접지전압단에 연결되어 항상 턴온되어 외부전원전압레벨을 노드 N4로 인가하고, 엔모스 트랜지스터 NM2는 저항 R3, R4의 공통노드 N3의 출력에 의해 제어되어 접지전압 레벨을 노드 N4에 인가한다.
구동부(103)는 인버터 IV2를 구비하고 노드 N4의 출력을 반전하여 전원전압 디텍팅신호 VDD_DET를 출력한다.
승압전원전압 감지부(200)는 승압전압을 분배하는 승압전압 분배부(201), 승압전압 분배부(201)의 출력을 싱크하는 승압전압 싱크부(202), 및 승압전압 싱크부(202)의 출력을 구동하여 승압전압 디텍팅신호 VPP_DET를 출력하는 구동부(203)를 구비한다.
승압전압 분배부(201)는 승압전압 VPP단과 접지전압단 사이에 직렬연결되는 저항 R5, R6를 구비하고, 승압전압 VPP을 저항비에 따라 분배하여 출력한다.
승압전압 싱크부(202)는 승압전압 VPP단과 접지전압단 사이에 직렬연결되는 피모스 트랜지스터 PM3 및 엔모스 트랜지스터 NM3를 구비한다. 피모스 트랜지스터 PM3는 그 게이트가 접지전압단에 연결되어 항상 턴온되어 승압전압레벨을 노드 N6로 인가하고, 엔모스 트랜지스터 NM3는 저항 R5, R6의 공통노드 N5의 출력에 의해 제어되어 접지전압 레벨을 노드 N6에 인가한다.
구동부(203)는 래치부(204) 및 버퍼부(205)를 구비한다.
래치부(204)는 인버터 IV3 및 엔모스 트랜지스터 NM4를 구비하여, 승압전압 싱크부(202)의 출력단을 일정하게 유지시킨다. 인버터 IV3는 승압전압 싱크부(202)의 출력을 반전시키고, 엔모스 트랜지스터 NM4는 인버터 IV3의 출력에 의해 제어되어 접지전압 레벨을 노드 N6에 인가한다.
버퍼부(205)는 직렬연결된 인버터 IV4, IV5를 구비하여, 래치부(204)의 출력을 버퍼링하여 승압전압 디텍팅신호 VPP_DET를 출력한다.
코아전압 감지부(300)는 승압전압 감지부(200)와 그 구성 및 기능이 동일하다. 다만, 코아전압 감지부(300)는 승압전압 VPP이 아닌 코아전압 VCORE을 분배하 고 이를 싱크하여 코아전압 레벨을 감지하는 코아전압 디텍팅신호 VCORE_DET를 출력한다. 이때, 각 싱크부(102, 202, 302)의 엔모스 트랜지스터의 폭(width) 및 길이(length) 사이즈를 동일하게 설계하여 동일한 문턱전압 vt를 갖도록 하는 것이 바람직하다.
선택출력부(400)는 낸드게이트 NAND 및 인버터 IV9를 구비하고, 외부전원전압 VDD, 승압전압 VPP, 및 코아전압 VCORE이 모두 일정레벨 이상인 경우에 파워 온 리셋신호 PWRUP를 출력한다.
낸드게이트 NAND는 외부전원전압 디텍팅신호 VDD_DET, 승압전압 디텍팅신호 VPP_DET, 및 코아전압 디텍팅신호 VCORE_DET를 낸드연산하여 출력한다. 인버터 IV9는 낸드게이트 NAND의 출력을 반전하여 출력한다.
이하, 도 4를 참조하여 파워 온 리셋회로의 동작을 구체적으로 설명하기로 한다.
먼저, 외부전원전압 분배부(101)는 전원전압 VDD을 분배하여 노드 N3로 출력한다. 그 후, 외부전원전압 VDD이 상승하기 시작하면 노드 N3의 레벨도 상승하고, 노드 N3의 레벨이 엔모스 트랜지스터 NM2의 문턱전압보다 커지면 엔모스 트랜지스터 NM2가 턴온되어 노드 N4에 접지전압레벨을 인가한다. 그에따라, 인버터 IV2는 하이레벨의 외부전원전압 디텍팅신호 VDD_DET를 출력한다.
한편, 승압전압 분배부(201)는 승압전압 VPP을 분배하여 노드 N5로 출력한다. 그 후, 승압전압 VPP이 상승하여 엔모스 트랜지스터 NM3의 문턱전압보다 커지면 엔모스 트랜지스터 NM3가 턴온되어 노드 N6에 접지전압레벨신호가 인가된다. 그 에 따라 구동부(203)는 하이레벨의 승압전압 디텍팅신호 VPP_DET를 출력한다. 이때, 구동부(203)의 래치부(204)는 노드 N6의 전위를 접지전압레벨로 유지시켜주기 위해 구비된다.
코아전압 감지부(300)는 승압전압 감지부(200)와 그 구성 및 동작이 동일하므로 구체적인 설명은 생략하기로 한다.
상기와 같이, 외부전원전압 VDD, 승압전압 VPP, 및 코아전압 VCORE의 레벨을 모두 감지하여, 모두 일정레벨 이상이면 외부전원전압 디텍팅신호 VDD_DET, 승압전압 디텍팅신호 VPP_DET, 및 코아전압 디텍팅신호 VCORE_DET이 모두 하이레벨이되어 선택출력부(400)는 하이레벨의 파워업신호 PWRUP를 출력한다.
상기와 같은 본 발명의 파워 온 리셋 회로는 도 4에 도시한 바와 같이, 외부전원전압 VDD, 코아전압 VCORE, 및 승압전압 VPP이 모두 일정레벨 이상이 되면 파워 업 신호 PWRUP가 출력됨을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 외부전원전압 뿐만 아니라 승압전압 및 코아전압 등의 내부전원전압의 레벨을 함께 감지하여 모두 일정레벨 이상이면 파워온리셋신호를 출력함으로써 칩의 오동작을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 외부 전원전압의 레벨을 감지하는 외부전원전압 감지부;
    복수개의 내부전원전압의 레벨을 각각 감지하는 복수개의 내부전원전압 감지부; 및
    상기 외부전원전압 감지부 및 상기 내부전원전압 감지부의 출력을 조합하여 파워온리셋신호를 출력하는 선택출력부를 포함하여 구성하되,
    상기 선택출력부는 외부전원전압과 상기 내부전원전압이 모두 일정레벨 이상이면 파워온리셋신호를 출력함을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1항에 있어서, 상기 외부전원전압 감지부는,
    외부전원전압을 분배하는 외부전원전압 분배부;
    상기 외부전원전압 분배부의 출력을 싱크하는 외부전원전압 싱크부; 및
    상기 외부전원전압 싱크부의 출력을 구동하여 디텍팅신호를 출력하는 구동부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  3. 제 2 항에 있어서, 상기 외부전원전압 분배부는,
    복수개의 저항을 구비함을 특징으로 하는 파워 온 리셋회로.
  4. 제 2 항에 있어서, 상기 외부전원전압 싱크부는,
    항상 턴온되어 상기 외부전원전압 레벨을 그 드레인에 인가하는 피모스 트랜지스터; 및
    상기 내부전원전압 분배부의 출력에 의해 제어되어 접지전압레벨을 그 드레인에 인가하는 엔모스 트랜지스터;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  5. 제 2항에 있어서, 상기 구동부는,
    인버터를 구비함을 특징으로 하는 파워 온 리셋회로.
  6. 제 1 항에 있어서, 상기 복수개의 내부전원전압 감지부는,
    내부전원전압을 분배하는 내부전원전압 분배부;
    상기 내부전원전압 분배부의 출력을 싱크하는 상기 내부전원전압 싱크부; 및
    상기 내부전원전압 싱크부의 출력을 구동하여 상기 디텍팅신호를 출력하는 구동부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  7. 제 6 항에 있어서, 상기 내부전원전압 분배부는,
    복수개의 저항을 구비함을 특징으로 하는 파워 온 리셋회로.
  8. 제 6 항에 있어서, 상기 내부전원전압 싱크부는,
    항상 턴온되어 상기 외부전원전압 레벨을 그 드레인에 인가하는 피모스 트랜지스터; 및
    상기 내부전원전압 분배부의 출력에 의해 제어되어 접지전압레벨을 그 드레인에 인가하는 엔모스 트랜지스터;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  9. 제 6항에 있어서, 상기 구동부는,
    상기 내부전원전압 싱크부의 출력을 일정레벨로 유지시키는 래치부; 및
    상기 래치부의 출력을 버퍼링하여 상기 디텍팅신호를 출력하는 버퍼부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  10. 제 9항에 있어서, 상기 래치부는,
    상기 내부전원전압 싱크부의 출력을 반전하는 인버터; 및
    상기 인버터의 출력에 의해 제어되어 접지전압레벨을 상기 인버터의 입력단에 인가하는 엔모스 트랜지스터;
    를 구비하는 것을 특징으로 하는 파워 온 리셋회로.
  11. 제 1항에 있어서, 상기 복수개의 내부전원전압 감지부는,
    승압전압 및 코아전압의 레벨을 각각 감지하는 것을 특징으로 하는 파워 온 리셋회로.
  12. 제 1항에 있어서, 상기 선택출력부는,
    상기 외부전원전압 감지부와 상기 복수개의 내부전원전압 감지부의 출력을 논리연산하는 논리연산부; 및
    상기 논리연산부의 출력을 반전하는 반전부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  13. 제 2항에 있어서, 상기 논리연산부는,
    낸드게이트를 구비함을 특징으로 하는 파워 온 리셋회로.
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