KR100232892B1 - 파우어-업 신호 발생회로 - Google Patents

Abstract

본 발명은 외부전압 변화에 따라 빠르게 대응할 수 있는 파우어-업 신호 발생 회로에 관한 것으로, 이를 구현하기 위하여 제 1 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 1 전위레벨 검출수단과, 제 2 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 2 전위레벨 검출수단과, 상기 제 1 및 제 2 전위레벨 검출수단의 출력 신호를 논리조합하여 메모리 주변회로의 초기값 설정으로 입력시키는 멀티-레벨 디코딩 수단을 구비하였다.

Description

파우어-업 신호 발생 회로

일반적으로, RAM의 파우어-업 신호(이하 ‘Pwrup’라 칭함)는 반도체 기억소자내의 여러 회로들이 파우어(이하 ‘Vcc’라 칭함)가 턴-온 되었을 때 초기값 설정(Ininitialization)에 사용되며, 특수한 경우에는 인에이블 신호로 사용되어 정상동작 전에 설정해야 되는 여러 신호들을 셋팅(Setting)하는 데에도 사용된다.

예를들어, RAM의 리던던트 회로의 블로잉(Blowing) 된 퓨즈 정보를 파우어 턴-온 시에서 감지된 신호에서 지연된 신호가 디코딩하는데 인에이블 신호로 사용되기도 한다.

이하, 반도체 기억소자에서 종래기술로 파우어-업 신호 발생 회로를 구현하는 방법을 제1도를 참조하여 설명하고자 한다.

제1도에 도시된 바와 같이, 파우어-업 신호 발생 회로는 기판전위(이하 ‘Vbb’라 칭함) 레벨 검출부(10)와 드라이버부(20)로 구성되어 생성된 신호 pwrup가 램제어회로부(Random Access Memory Control Circir)(30)를 구동하는 기술로 된다.

상기 종래 기술의 동작구성은 전원 전압(Vcc)이 턴-온되면 칩내부 전원버스는 일정 라이즈(Rise) 시간 후에 정해진 dc 값에 도달하여 파우어 턴-온을 완료하게 되는데, 이상과 같은 과정에서 일정 라이즈 시간 동안 기판전압(Vbb)이 -2Vt 이하로 내려가면(Vbb 제너레이터의 상세한 동작구성은 생략하기로 함), 초기에 노드 N1의 전위는 P-모스 트랜지스터 MP11이 턴-온 되어 ‘로직하이’ 를 유지하고 있었으나, 상기 노드 N1과 Vbb 사이에 직렬 접속된 N-모스 트랜지스터 MN11 및 MN12 가 도통되어 결과적으로 노드N1 은 ‘로직로우’ 레벨로 변하게 된다.

상기 노드 N1과 출력신호 pwrup사이에 접속된 드라이버부(20)는 게이트 G11 내지 G15 및 트랜지스터 MP13 으로 구성되며, 그 동작구성은 단순히 버퍼접속으로 상기 노드 N1의 ‘로직로우’ 레벨을 최종출력 Pwrup 신호에 ‘로직하이’ 레벨을 생성하여 파우어업 동작을 완료한다. 소오스가 전원전압에 접속되고 드레인이 노드 N2 및 게이트가 노드 N3에 접속된 P-모스 트랜지스터 MPl3은 노드 N2의 플로팅(Floating)을 방지하기 위한 회로접속 구성이다.

한편, 전원전압이 턴-오프되면 칩(chip)내부 전원버스는 일정 폴(Fall)시간 후에 정해진 dc 값에 도달하여 파우어 턴-오프을 완료하게 되는데, 이 때 Vbb의 디스챠쥐(Discharge) 및 전원전압의 오프 시간에 비례하여 pwrup 신호는 디스에이블 상태, 즉 로직으로 변한다.

이상과 같은 종래기술의 파우어업 신호 발생 회로의 문제점은 전원전압을 자주 온(on) 또는 오프(off) 시킬 때 칩(chip)상에 장착된 파우어-업 신호(pwrup)도 전원전압의 상태(온 또는 오프 반복)에 대응하여 인에이블 또는 디스에이블 상태를 수행해야되는데, 이러한 동작과정이 Vcc 전압 레벨은 오프되었으나 Vbb 전압 레벨이 늦게 디스챠쥐 될 경우 파우어-업 신호의 오동작을 초래하여 동작전에 수행해야 되는 RAM의 제어회로에서 필요한 초기값 설정에 문제가 발생하여 결과적으로 정상동작을 수행할 수 없다. 다시 말해서, 전원전압의 온/오프에 상응하는 Vbb 전압레벨을 감지하여 생성되는 파우어-업 신호를 제공할 수 없다.

따라서 본 발명에서는 외부전압 변화에 따라 빠르게 대응할 수 있는 파우어-업 신호 발생 회로를 제공하는데에 그 목적이 있다.

제1도는 종래의 파우어-업 신호 발생 회로도.

제2도는 본 발명의 일실시예에 의한 파우어-업 신호 발생 회로의 블럭구성도.

제3도는 제2도에 도시된 Vcc 레벨 검출부의 상세 회로도.

제4도는 제2도에 도시된 멀티-레벨 디코더부의 상세 회로도.

제5도는 제2도에 도시된 각 신호의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

40 : Vbb 레벨 검출부 20 : 드라이버부

30,70 : 램(RAM) 제어 회로부 50 : Vcc 레벨 검출부

60 : 멀티-레벨 디코더부

상기 목적을 달성하기 위하여, 본 발명에 의한 파우어-업 신호 발생 회로는 제 1 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 1 전위레벨 검출수단과, 제 2 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 2 전위레벨 검출수단과, 상기 제 1 및 제 2 전위레벨 검출수단의 출력 신호를 논리조합하여 메모리 주변회로의 초기값 설정으로 입력시키는 멀티-레벨 디코딩 수단을 구비하였다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 제 1 실시예에 따른 파우어-업 신호 발생 회로의 블록도를 도시한 것으로, Vbb 전압레벨 검출부(40)와 Vcc 전압레벨 검출부(50)로부터 ‘Vbbdet’와 ‘Vccdet’가 각각 생성되고 상기 두 신호가 입력되어 동작하는 멀티-레벨 디코더부(60)가 생성하는 최종출력 파우어업 신호(pwrup)가 RAM의 제어회로부(70)를 구동하는 형태로 구성된다.

상기 Vbb 전압레벨 검출부(40)는 제1도에 도시된 Vbb 전압레벨 검출부(40)와 그 구성 및 동작이 동일한 것으로, 상세한 구성 및 동작설명은 생략하기도 한다.

그리고, 상기 Vcc 전압레벨 검출부(50)는 제3도에, 상기 멀티-레벨 디코더부(60)는 제4도에 도시하였다.

먼저 제3도를 참조하면, 상기 Vcc 전압레벨 검출부(50)는 Vcc와 노드 N4 사이에 접속된 저항 R1과, 상기 노드 N4와 Vss 사이에 직렬 접속된 저항 R2 및 N-모스 트랜지스터 MN13을 구비한다. 상기 N-모스 트랜지스터 MN13은 그 자신의 게이트로 Vcc가 인가된다. 그리고, Vcc와 노드 N5 및 노드 N6 사이에 각각 접속되며 게이트가 공통으로 노드 N6에 연결된 P-모스 트랜지스터 MP14 및 MP15와, 상기 노드 N5와 노드 N7 사이에 접속되며 게이트가 상기 노드 N4에 연결된 N-모스 트랜지스터 MN14와, 상기 노드 N6과 노드 N7 사이에 접속되며 게이트로 기준전압(Vref)이 인가되는 N-모스 트랜지스터 MN15와, 상기 노드 N7와 Vss 사이에 접속되며 게이트로 Vcc 가 인가되는 N-모스 트랜지스터 MN16과, 상기 노드 N5와 출력 단자 사이에 직렬 접속된 제 16 내지 제 18 인버터(G16 내지 G18)로 구성된다.

전원전압(Vcc)이 켜지면 트랜지스터 MN13이 턴-온되어 외부전압(Vcc)과 접지(Vss) 사이에 전류가 흐르고, 두개 저항 R1과 R2가 전압분배를 함으로써 노드 N4의 전위가 외부전압(Vcc)에 따라 변화하게 된다. 상기 트랜지스터 MN14, MP14, MN15 및 MN16로 구성된 전압 비교기는 공지된 차동증폭기 구조이며, 제 1 입력은 노드 N4에 접속되고 제 2 입력은 기준전압(Vref)에 접속된다. 예를들어 ‘V_N4<V_ref’인 경우는 노드 N4의 전위는 ‘로직하이’, 노드 N6은 ‘로직로우’ 전압레벨을 출력하며,‘V_N4>V_ref’인 경우는 노드 N4는 ‘로직로우’, 노드 N6은 ‘로직하이’ 전압레벨을 출력한다. 전압비교기와 출력 신호(vccdet) 사이에 있는 인버터 G16, G17, G18 들은 버퍼접속으로 최종 ‘vccdet’ 를 출력한다.

제4도는 제2도에 도시된 멀티-레벨 디코더부(60)의 상세 회로도로서, 상기 Vbb 레벨 검출부(40)및 Vcc 레벨 검출부(50)의 출력 신호가 각각 입력하여 NAND 논리연산한 값을 출력하는 NAND 게이트 G19와, 이 NAND 게이트 G19의 출력단에 접속된 인버터 G20를 통해 생성된 최종출력신호인 pwrup 신호가 된다.

이상에서와 같은 로직구성으로 본 발명에 의한 실시예의 부분적인 설명을 하였으며, 전체 동작구성의 좀더 쉬운 이해를 위해서 제5도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.

제5도의 동작 타이밍도에서 처럼, 전원전압(Vcc)이 켜지면 칩상의 내부 파우어인 Vcc(a)는 통상 램프(Ramp)파형 형태로 수십 mSEC 에서 수백 mSEC 동안 파우어 온 상태를 완료하게 되는데, 이러한 과정에 있어서 온칩에 내장된 기판 바이어스 발생기 동작에 의해 Vbb 전위(b)는 네거티브 전압을 갖게되어 그 전위가 -2V_T이하로 내려가면 Vbb 전압레벨 검출부(40)의 출력,‘vbbdet’(C)는 로직로우에서 로직하이로 전이하며, 한편, 전원전압이 Vcc<Vref 인 조건이 충족되었을 때 Vcc 전압레벨 검출부(50)의 출력,‘vccdet’ 는 로로우에서 로직하이로 전이한다. 두 신호(vbbdet, vccdet)가 모두 로직하이 레벨을 갖을 때 멀티-레벨 디코더부(60)의 출력, pwrup는 로직하이로 전이하여 파우어업 사이클을 완료한다.

반대로, 전원전압이 꺼지면 칩상의 내부 파우어인 Vcc 는 통상 램프(Ramp)파형 형태로 수십 mSEC 에서 수백 mSEC 동안 파우어 오프 상태를 완료하게 되는데, 이러한 과정에 있어서 온칩에 내장된 기판 바이어스 발생기의 네거티브 전압은 시간이 경과 함에 따라 접지전위로 변하며 ‘vbbdet’ 신호(d)는 Vbb 및 Vcc 전위에 비례하여 로직로우 상태를 갖으며, 한편 전원전압이 Vcc<Vref 인 조건이 충족되었을 때 Vcc 전압레벨 검출부(50)의 출력,‘vccdet’ 는 로직하이에서 로직로우로 전이한다. 두 신호(vbbdet, vccdet) 중에서 먼저 로직로우 레벨에 도달하는 신호에 의해(제5도의 타이밍도에서는 ‘vccdet’ 가 먼저 로직로우로 전이함) 멀티-레벨 디코더부(60)의 출력, pwrup는 로직로우로 전이하여 파우어 오프 사이클을 완료한다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 의한 파우어-업 신호 발생 회로를 반도체 메모리 장치 내부에 사용하게 되면 외부전압 변화에 따라 빠르게 대응할 수 있는 파우어-업 신호 발생 회로를 설계할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

본 발명은 반도체 기억 소자의 파우어-업(Power-Up) 신호 발생 회로에 관한 것으로, 특히 외부전압 변화에 따라 빠르게 대응할 수 있는 파우어-업 신호 발생 회로에 관한 것이다.

Claims (6)

1. 반도체 메모리 장치에 있어서, 제 1 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 1 전위레벨 검출 수단과, 제 2 전원전압원의 전위 레벨을 감지한 신호를 출력하는 제 2 전위레벨 검출 수단과, 상기 제 1 및 제 2 전위레벨 검출수단의 출력 신호를 논리조합하여 메모리 주변회로의 초기값 설정으로 입력시키는 멀티-레벨 디코딩 수단을 구비하는 것을 특징으로 하는 파우어-업 신호 발생 회로.
2. 제1항에 있어서, 상기 제 1 전원전압원은 기판바이어스전위이고, 상기 제 2 전원전압원은 전원전압인 것을 특징으로 하는 파우어-업 신호 발생 회로.
3. 제1항에 있어서, 상기 제 1 전위레벨 검출수단은 전원전압과 기판바이어스전압 사이에 접속된 저항성 소자에 의해 분압기 형태의 구성을 갖는 것을 특징으로 하는 파우어-업 신호 발생 회로.
4. 제1항에 있어서, 상기 제 2 전위레벨 검출수단은 차동 증폭기 구조를 사용하여 전원전압의 변화를 감지하는 것을 특징으로 하는 파우어-업 신호 발생 회로.
5. 제1항에 있어서, 상기 멀티-레벨 디코딩 수단은 논리합 회로인 것을 특징으로 하는 파우어 업 신호 발생 회로.
6. 제1항에 있어서, 상기 멀티-레벨 디코딩 수단은 논리곱 회로인 것을 특징으로 하는 파우어 업 신호 발생 회로.