KR100461976B1 - 파워온 리세트회로 - Google Patents

Abstract

본 발명은 캐패시터 크기의 증가없이 안정되게 파워온 리세트신호를 발생하여 시스템의 오동작을 방지할 수 있는 파워온 리세트회로를 개시한다. 본 발명의 파워온 리세트회로는 입력전원전압을 충전시켜주기 위한 적분수단; 래치수단의 출력신호와 방전제어수단의 출력신호에 따라 상기 적분수단의 충전 및 방전을 제어하는 인버터수단; 상기 적분수단의 출력신호를 입력하여 구형파펄스를 발생하는 펄스발생수단; 상기 펄스발생수단의 출력신호를 입력하여 파워온 리세트신호를 발생하는 파워온 리세트신호 발생수단; 및 상기 펄스발생수단의 출력을 래치하기 위한 래치수단과; 상기 래치수단의 출력신호에 따라 상기 적분수단의 방전시간을 제어하기 위한 방전제어수단을 포함한다.

Description

파워온 리세트회로{Power On Reset Circuit}

본 발명은 파워오프상태에서 전원인가시 칩인에이블신호를 발생하여 초기화시키는 파워온 리세트회로에 관한 것으로서, 보다 구체적으로는 면적증가없이 안정되게 파워온 리세트신호를 발생하여 시스템의 오동작을 방지할 수 있는 파워온 리세트회로에 관한 것이다.

일반적인 시스템은 파워오프상태에서 전원전압(VDD)이 인가되면 일정시간후 시스템 내부에서 칩인에이블신호를 발생하여 시스템이 자동적으로 초기화되도록 설계되어 있다. 이러한 시스템에서는 전원전압(VDD)은 도 1과 같이 일정시간(X)이 경과한 다음 시스템 전원으로서의 역할을 하게 되는데, 만약 상기 일정시간(X)이 지나기전에 칩인에이블신호가 발생하여 시스템이 인에이블상태로 되면 시스템이 오동작을 일으키게 된다.

예를 들어, 전원전압(VDD)이 일정시간(X)동안 0V부터 VDD의 전원전압까지 변하고, 칩인에이블신호가 구간(X)내에서 발생할 때, VDD 가 구간(C)에 있다면 칩인에이블신호는 로직 "0"으로 인식되어 시스템의 리세트동작은 이루어지지 않으며, VDD 가 구간(A)에 있다면 칩인에이블신호는 로직 "1"으로 인식되어 정상적인 리세트동작이 이루어진다.

그러나, 만약 VDD 가 구간(B)에 존재한다면, 칩인에이블신호는 로직 "1" 또는 로직 "0"으로 정확하게 인식되지 못하게 되어 시스템이 오동작을 하게 된다. 그러므로, 시스템이 정상적으로 동작하기 위해서는 칩인에이블신호가 구간(A)에 존재하여야 한다.

이와같이 시스템의 오동작을 방지하기 위하여, 시스템에 전원인가후 VDD 가 구간(A)에 존재할 때 칩인에이블신호를 발생시켜 주기위한 파워온 리세트회로가 사용된다.

파워온 리세트회로는 시스템의 전원전압이 0V에서 VDD 전압까지 도달하는 동안, 칩인에이블신호를 구간(A)에서 발생시켜 주기 위한 회로로서, 도 2에서와 같이 일정시간(D) 경과후의 상승에지를 이용하여 칩인에이블신호를 발생시켜 준다. 따라서, 상승에지에서 생성되는 칩인에이블신호가 시스템 내부에서 로직 "1" (하이레벨)로 인식될 수 있도록 충분한 시간(D)을 확보해 주어야 한다.

도 3에 도시된 종래의 파워온 리세트회로에서 구간(D)를 결정하는 가장 중요한 요소는 슈미트 트리거로 이루어져 구형파 펄스를 발생하는 펄스발생수단(30)의 NMOS 트랜지스터(MN2, MN3)과 PMOS 트랜지스터(MP2, MP3)의 게이트에 연결된 캐패시터(C1)이다.

캐패시터(C1)의 크기가 크면 클수록 구간(D)이 길어지고, 캐패시터(C1)의 크기가 작으면 작을수록 구간(D)은 짧아지게 되므로, 충분한 구간(D)을 확보하기 위해서는 상당히 큰 크기의 캐패시터(C1)가 요구되어 레이아웃면적을 많이 차지하는문제점이 있었다.

도 4A 및 도 4B는 종래의 파워온 리세트회로에 있어서, 입력전압(VINPUT)이 0V에서 1.8V의 VDD 전압까지 변하는 데 각각 50㎲ 및 400㎲의 시간이 걸리는 경우의 입출력파형도를 각각 도시한 것이다. 도 4A를 참조하면, 출력전압(OUTPUT)의 상승에지가 대략 78㎲에서 발생하며, 이때의 출력전압(OUTPUT)은 960mV이다. 도 4B를 참조하면, 출력전압(OUTPUT, POR)의 상승에지가 대략 192㎲에서 발생되며, 이때의 출력전압(OUTPUT, POR)은 640mV이다.

도 4A 및 도 4B로부터, 종래의 파워온 리세트회로의 출력전압(OUTPUT, POR)의 레벨이 각각 960mV, 640mV 로서, 로직 "1"로 인식하기 어려운 값이다. 따라서, 정확한 로직 "1"의 값을 인식하기 위해서는 구간(D)을 늘려주어야 하는데, 상기한 바와같이 구간(D)를 위해서는 캐패시터(C1)의 크기를 증가시켜 주어야 하는 문제점이 있었다.

또한, 캐패시터(C1)의 방전시간이 구간(D)을 결정하게 되는데, 노드(Net1)의 전압은 도 4A에서 보는 바와같이 천천히 방전되다가 나중에는 급격히 방전되어 구간(D)이 짧아지게 되고, 도 4B에서 보는 바와같이 처음부터 급격하게 방전되어 구간(D)이 상당히 짧아짐을 알 수 있다. 이는 도 4A에서는 캐패시터(C1) 전단의 인버터수단(10)의 NMOS 트랜지스터(MN1)가 포화영역에서 동작하는 동안 완만하게 방전하다가 게이트와 드레인간의 전압차가 문턱전압이상이 되어 선형영역으로 동작하면서 급격하게 방전하게 되며, 도 4B에서는 NMOS 트랜지스터(MN1)가 처음부터 선형영역에서 동작하여 급격하게 방전되는 것으로 해석할 수 있다.

그러므로, 종래의 파워온 리세트회로에서는 캐패시터의 크기를 증가시킴없이 캐패시터의 방전시간을 조정하여 구간(D)을 충분히 확보하는 것이 요구되었다.

따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 캐패시터의 방전시간을 조정하여 전원전압이 일정레벨이상이 될 때 파워온 리세트신호를 발생하므로써, 시스템의 오동작을 방지할 수 있는 파워온 리세트회로를 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 캐패시터의 면적증가없이 파워온리세트신호를 안정적으로 발생할 수 있는 파워온 리세트회로를 제공하는 데 그 목적이 있다.

도 1은 시스템에 전원전압이 인가되었을 때, 시간과 전압과의 관계를 도시한 도면,

도 2는 종래의 파워온 리세트회로의 출력파형도,

도 3은 종래의 파워온 리세트회로의 상세회로도,

도 4A는 종래의 파워온 리세트회로에 있어서, 입력전압이 0V 에서 VDD 전압까지 50㎲동안 변하는 경우의 입력전압에 대한 출력전압의 파형도,

도 4B는 종래의 파워온 리세트회로에 있어서, 입력전압이 0V 에서 VDD 전압까지 400㎲동안 변하는 경우의 입력전압에 대한 출력전압의 파형도,

도 5는 본 발명의 실시예에 따른 파워온 리세트회로의 상세회로도,

도 6A는 본 발명의 파워온 리세트회로에 있어서, 입력전압이 0V 에서 VDD 전압까지 50㎲동안 변하는 경우의 입력전압에 대한 출력전압의 파형도,

도 6B는 본 발명의 파워온 리세트회로에 있어서, 입력전압이 0V 에서 VDD 전압까지 400㎲동안 변하는 경우의 입력전압에 대한 출력전압의 파형도,

*도면의 주요 부분에 대한 부호의 설명*

10 : 인버터수단 20 : 적분수단

30 : 펄스발생수단 40 : 파워온 리세트신호 발생수단

50 : 래치수단 60 : 방전제어수단

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 입력전원전압을 충전시켜주기 위한 적분수단과; 래치수단의 출력신호와 방전제어수단의 출력신호에 따라 상기 적분수단의 충전 및 방전을 제어하는 인버터수단과; 상기 적분수단의 출력신호를 입력하여 구형파펄스를 발생하는 펄스발생수단과; 상기 펄스발생수단의 출력신호를 입력하여 파워온 리세트신호를 발생하는 파워온 리세트신호 발생수단과; 상기 펄스발생수단의 출력을 래치하기 위한 래치수단과; 상기 래치수단의 출력신호에 따라 상기 적분수단의 방전시간을 제어하기 위한 방전제어수단을 포함하는 파워온 리세트회로를 제공하는 것을 특징으로 한다.

상기 방전제어수단은 상기 래치수단의 출력신호가 게이트에 인가되고, 상기 입력전원전압이 드레인에 연결되며, 소오스가 상기 인버터의 입력단에 연결되는 NMOS 트랜지스터로 이루어진다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 5는 본 발명의 실시예에 따른 파워온 리세트회로의 상세회로도를 도시한 것이다.

도 5를 참조하면, 본 발명의 파워온 리세트회로는 인버터수단(10), 적분수단(20), 펄스발생수단(30), 파워온 리세트신호 발생수단(40), 래치수단(50) 및 방전제어수단(60)을 구비한다.

상기 인버터수단(10)은 상기 래치수단(50) 및 방전제어수단(60)의 출력신호에 따라서 상기 적분수단(20)을 충, 방전시켜 주기 위한 것으로서, 입력전원전압(VINPUT)과 접지사이에 직렬연결되어 게이트에 각각 래치수단(50)의 출력신호(Net4)와 상기 방전제어수단(60)의 출력신호가 인가되는 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)으로 이루어진다.

상기 적분수단(20)은 상기 인버터수단(10)의 출력신호에 따라 입력전원전압(VINPUT)을 충전하기 위한 수단으로서, 게이트에 상기 인버터수단(10)의 출력신호가 인가되고, 소오스 및 드레인이 접지된 NMOS 트랜지스터로 구성된 캐패시터(C1)로 이루어진다.

상기 펄스발생수단(30)은 상기 적분수단(20)의 캐패시터(C1)에 충전된 전압에 따라 구형파펄스를 발생하기 위한 것으로서, 입력전원전압(VINPUT)과 접지사이에 직렬연결되어 상기 노드(Net1)가 게이트에 연결되는 PMOS 트랜지스터(MP2, MP3) 및 NMOS 트랜지스터(MN2, MN3)를 구비한다. 또한, 상기 펄스발생수단(30)은 상기 PMOS 트랜지스터(MP2, MP3)의 드레인 및 소오스에 소오스가 연결되고 게이트가 상기 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN2)의 드레인에 연결되며 드레인이 접지된 PMOS 트랜지스터(MP4)와, 상기 NMOS 트랜지스터(MN2, MN3)의 소오스 및 드레인에 드레인이 연결되고 소오스가 접지되며 상기 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN2)의 드레인에 게이트가 연결되는 NMOS 트랜지스터(MN4)로 이루어진다.

상기 파워온 리세트신호 발생수단(40)은 상기 펄스발생수단(30)으로부터 발생되는 신호(Net2)를 입력하여 파워온 리세트신호(POR)를 발생하기 위한 것으로서, 다수의 인버터(IN1-IN5)와 캐패시터(C2)로 이루어진다. 이때, 상기 인버터(IN2, IN3)은 인버터(IN1)의 출력을 래치하기 위한 래치로서 작용한다.

상기 래치수단(50)은 상기 펄스발생수단(30)의 출력(Net2)을 래치하기 위한 것으로서, 인버터(51)와 낸드게이트(52)로 이루어진다. 상기 낸드 게이트(52)는 상기 펄스발생수단(30)의 출력신호가 각각 게이트에 인가되는 PMOS 및 NMOS 트랜지스터(MP6, MN6)와, 상기 인버터(51)의 출력신호(Net3)가 각각 게이트에 인가되는 PMOS 및 NMOS 트랜지스터(MP7, MN7)로 이루어진다. 상기 PMOS 트랜지스터(MP6, MP6)는 입력전원전압(VINPUT)와 낸드 게이트(52)의 출력단(Net4)사이에 병렬연결되며, 상기 NMOS 트랜지스터(MN6, MN7)는 상기 낸드게이트(52)의 출력단(Net4)과 접지사이에 직렬연결된다. 상기 인버터(51)는 입력전원전압(VINPUT)와 접지사이에 직렬연결되어 게이트에 각각 상기 낸드게이트(52)의 출력신호(Net4)가 인가되는 PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN5)으로 이루어진다.

상기 방전제어수단(60)은 상기 래치수단(50)의 출력신호(Net4)가 게이트에 인가되고, 드레인에 입력전원전압(VINPUT)이 인가되며 소오스가 상기 인버터수단(10)의 NMOS 트랜지스터(MN1)의 게이트에 연결되는 NMOS 트랜지스터(MN8)로 이루어진다.

상기한 바와같은 구성을 갖는 본 발명의 파워온 리세트회로의 동작을 설명하면 다음과 같다.

입력전원전압(VINPUT)이 인가되면, 래치수단(50)의 출력(Net4)에 의해 인버터수단(10)의 PMOS 트랜지스터(MP1)가 턴온되어 입력전원전압(VINPUT)이 적분수단(20)의 캐패시터(C1)에 충전되기 시작한다.

캐패시터(C1)에 입력전원전압(VINPUT)이 충전되어 노드(Net1)의 전압이 일정이상이 되면, 펄스발생수단(30)의 NMOS 트랜지스터(MN2, MN3)이 턴온되어 노드(Net2)가 로우레벨로 된다. 상기 펄스발생수단(30)의 출력신호(Net2)는 파워온 리세트신호 발생수단(40)에 인가되어 파워온 리세트신호(POR)는 로우레벨로 된다.

한편, 상기 펄스발생수단(30)의 출력신호(Net2)는 래치수단(50)의 PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN6)의 게이트에 인가되어 PMOS 트랜지스터(MP6)가 턴온되고, 이에 따라 그의 출력(Net4)이 하이레벨로 된다. 상기 래치수단(50)로부터 발생되는 하이레벨의 출력신호(Net4)에 의해 방전제어수단(60)의 NMOS 트랜지스터(MN8)가 턴온되고, 이에 따라 입력전원전압(VINPUT)이 인버터수단(10)의 NMOS 트랜지스터(MN1)의 게이트로 인가된다.

상기 방전제어수단(60)의 NMOS 트랜지스터(MN8)가 턴온됨에 따라 상기 인버터수단(10)의 NMOS 트랜지스터(MN1)가 턴온되므로, 상기 적분수단(20)의 캐패시터(C1)에 충전된 전압은 노드(Net1)로부터 NMOS 트랜지스터(MN1)을 통해 접지로 방전된다.

종래에는 래치수단(50)의 출력이 직접 인버터수단(10)의 NMOS 트랜지스터(MN1)로 제공되지만, 본 발명의 실시예에서는 래치수단(50)의 출력(Net4)이 방전제어수단(60)의 NMOS 트랜지스터(MN8)로 제공되므로, 인버터수단(10)의 NMOS 트랜지스터(MN1)의 게이트에는 종래보다 NMOS 트랜지스터(MN8)의 문턱전압 Vth(MN8)만큼 낮아진 전압이 인가된다. 따라서, 본 발명의 실시예에서는 상기 인버터수단(10)의 NMOS 트랜지스터의 게이트에 VINPUT-Vth(MN8)-Vth(MN1)의 전압이 인가되므로, NMOS 트랜지스터(MN1)이 포화영역에 상대적으로 오래 머무르게 된다.

노드(Net1)의 캐패시터(C1)의 충전전압이 종래보다 상대적으로 느리게 방전되므로, 파워온 리세트신호(POR)가 로우레벨에서 하이레벨로 되는 구간(D)이 상대적으로 증가하게 되어 시스템의 오동작을 방지하게 된다.

본 발명의 실시예에서는 캐패시터(C1)의 크기를 증대시키지 않고도 NMOS 트랜지스터(MN1)의 게이트에 인가되는 전압을 감소시켜 줌으로써 캐패시터(C1)의 방전시간을 증가시켜 구간(D)을 연장시킬 수 있다.

도 6A 및 도 6B는 본 발명의 파워온 리세트회로에 있어서, 입력전압(VINPUT)이 0V에서 1.8V의 VDD 전압까지 변하는 데 각각 50㎲ 및 400㎲의 시간이 걸리는 경우의 입출력파형도를 각각 도시한 것이다. 도 6A를 참조하면, 출력전압(OUTPUT)의 상승에지가 대략 92㎲에서 발생하며, 이때의 출력전압(OUTPUT)은 1.48V이다. 도 6B를 참조하면, 출력전압(OUTPUT)의 상승에지가 대략 270㎲에서 발생되며, 이때의 출력전압(OUTPUT)은 1V이다. 따라서, 도 6A 및 도 6B로부터, 본 발명의 파워온 리세트회로의 출력전압(OUTPUT)의 레벨은 각각 1.48V, 1V 로서, 로직 "1"로 인식된다.

상기한 바와 같은 본 발명의 실시예에 따른 파워온 리세트회로는 캐패시터의크기를 증가시키지 않고 안정되게 파워온 리세트신호를 발생하므로써, 레이아웃면적의 증가없이 시스템의 오동작을 방지할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

1. 입력전원전압을 충전시켜주기 위한 적분수단;

   래치수단의 출력신호와 방전제어수단의 출력신호에 따라 상기 적분수단의 충전 및 방전을 제어하는 인버터수단;

   상기 적분수단의 출력신호를 입력하여 구형파펄스를 발생하는 펄스발생수단;

   상기 펄스발생수단의 출력신호를 입력하여 파워온 리세트신호를 발생하는 파워온 리세트신호 발생수단;

   상기 펄스발생수단의 출력을 래치하기 위한 래치수단;

   상기 래치수단의 출력신호에 따라 상기 적분수단의 방전시간을 제어하기 위한 방전제어수단

   을 포함하는 것을 특징으로 하는 파워온 리세트회로.
2. 제 1 항에 있어서,

   상기 방전제어수단은 상기 래치수단의 출력신호가 게이트에 인가되고, 상기 입력전원전압이 드레인에 연결되며, 소오스가 상기 인버터의 입력단에 연결되는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 파워온 리세트회로.