KR100521385B1

KR100521385B1 - 고전압 발생 회로 및 그것을 포함한 반도체 메모리 장치

Info

Publication number: KR100521385B1
Application number: KR10-2003-0091305A
Authority: KR
Inventors: 김종화; 변대석
Original assignee: 삼성전자주식회사
Priority date: 2003-12-15
Filing date: 2003-12-15
Publication date: 2005-10-12
Also published as: JP2005185088A; US7154789B2; JP4520823B2; EP1544991B1; KR20050059608A; US20050128821A1; EP1544991A3; EP1544991A2

Abstract

여기에 개시되는 고전압 발생 회로는 전압 검출 블록을 포함하며, 전압 검출 블록은 전압 분배기, 방전부, 비교기, 그리고 제어 신호 발생기를 포함한다. 상기 전압 분배기는 고전압을 분배하여 출력 노드로 분배 전압을 출력하고, 상기 방전부는 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전한다. 상기 비교기는 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하며, 상기 제어 신호 발생기는 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 제 2 제어 신호를 출력한다. 특히, 상기 전압 분배기는 상기 고전압이 방전되는 구간 동안 상기 고전압이 상기 비교기의 저전압 트랜지스터에 인가되는 것을 방지하는 고전압 방지 수단을 포함한다. 고전압 방지 수단은 높은 브레이크다운 전압을 갖는 공핍형 또는 증가형 NMOS 트랜지스터로 구성된다.

Description

고전압 발생 회로 및 그것을 포함한 반도체 메모리 장치{HIGH VOLTAGE GENERATOR CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 전원 전압보다 높은 전압을 사용하는 반도체 집적 회로 장치에 관한 것이다.

일반적으로, 반도체 집적 회로 장치는 외부로부터 공급된 전원 전압을 이용하여 내부 동작을 수행한다. 이와 더불어, 반도체 집적 회로 장치는 외부로부터 공급된 전원 전압보다 높은 전압을 내부적으로 생성하고, 그렇게 생성된 고전압을 이용하여 내부 동작을 수행한다. 예를 들면, 3.3V 또는 그 보다 높은 전압을 사용하는 반도체 집적 회로 장치에 있어서, 전원 전압으로 동작하는 회로 영역 (이하, 저전압 회로 영역이라 칭함)의 MOS 트랜지스터는 내부적으로 생성된 고전압에 견딜 수 있는 브레이크다운 전압을 갖는다. 이러한 경우, 고전압에서 동작하는 회로 영역 (이하, 고전압 회로 영역이라 칭함)은 저전압 회로 영역과 직접 연결될 수 있다. 비록 고전압 회로 영역이 저전압 회로 영역에 직접 연결되더라도, 저전압 회로 영역의 MOS 트랜지스터는 고전압 회로 영역으로부터의 고전압에 의해서 브레이크다운되지 않는다. 이는 저전압 회로 영역의 MOS 트랜지스터가 고전압에 견딜 수 있는 브레이크다운 전압을 갖기 때문이다.

점차적으로 전원 전압이 낮아지고 반도체 집적 회로 장치의 고집적화가 가속됨에 따라, 저전압 회로 영역의 MOS 트랜지스터들은 전류 용량이 크고 적은 면적을 차지하는 저전압 트랜지스터로 구성되고 있다. 이에 따라, 저전압 회로 영역의 MOS 트랜지스터들의 브레이크다운 전압 역시 낮아진다. 특히, 저전압 트랜지스터의 브레이크다운 전압이 고전압 회로 영역에 사용되는 고전압보다 낮아지는 경우, 저전압 회로 영역과 고전압 회로 영역이 직접 연결될 때 저전압 회로 영역의 저전압 트랜지스터는 고전압 회로 영역으로부터의 고전압으로 인해 브레이크다운될 수 있다.

본 발명의 목적은 고전압으로 인한 저전압 트랜지스터의 브레이크다운 현상을 방지할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 고전압으로 인한 저전압 트랜지스터의 브레이크다운 현상을 방지할 수 있는 고전압 발생 회로 및 그것을 포함한 반도체 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 전압 검출 회로는 전압 분배기, 방전부, 비교기 그리고 제어 신호 발생기를 포함한다. 상기 전압 분배기는 고전압을 분배하여 출력 노드로 분배 전압을 출력하고, 상기 방전부는 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전한다. 상기 비교기는 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별한다. 제어 신호 발생기는 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 제 2 제어 신호를 출력한다. 상기 전압 분배기는 상기 고전압이 방전되는 구간 동안 상기 고전압이 상기 비교기의 저전압 트랜지스터에 인가되는 것을 방지하는 고전압 방지 수단을 포함한다.

이 실시예에 있어서, 상기 전압 분배기는 제 1 저항, 제 2 저항, 그리고 저전압 트랜지스터를 더 포함하며, 상기 제 1 저항의 일단은 상기 고전압에 연결되고, 상기 제 2 저항의 일단은 상기 출력 노드에 연결되며, 상기 저전압 트랜지스터는 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 가지며; 그리고 상기 고전압 방지 수단은 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 전원 전압에 연결된 게이트를 갖는 고전압 트랜지스터로 구성된다. 상기 고전압 트랜지스터는 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터이다. 또는, 상기 고전압 방지 수단은 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 제 4 제어 신호를 입력받도록 연결된 연결된 게이트를 갖는 고전압 트랜지스터로 구성된다. 상기 고전압 트랜지스터는 증가형 NMOS 트랜지스터이다.

이 실시예에 있어서, 상기 전압 분배기는 상기 전압 분배기는 제 1 저항, 제 2 저항, 그리고 제 1 고전압 트랜지스터를 더 포함하며, 상기 제 1 저항의 일단은 상기 고전압에 연결되고, 상기 제 2 저항의 일단은 상기 출력 노드에 연결되며, 상기 제 1 고전압 트랜지스터는 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 가지며; 그리고 상기 고전압 방지 수단은 상기 출력 단자에 연결된 드레인, 상기 비교기에 연결된 소오스, 그리고 제 4 제어 신호를 입력받도록 연결된 연결된 게이트를 갖는 제 2 고전압 트랜지스터로 구성된다. 상기 제 3 및 제 4 제어 신호들은 상기 방전 동작이 수행될 때 비활성화되며, 상기 제 1 및 제 2 고전압 트랜지스터들은 각각 증가형 NMOS 트랜지스터이다.

본 발명의 다른 특징에 따르면, 고전압 발생 회로는 고전압 펌프 회로와 전압 검출 회로를 포함한다. 상기 고전압 펌프 회로는 펌프 제어 신호에 응답하여 고전압을 발생하고, 상기 전압 검출 회로는 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생한다. 상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함한다. 상기 전압 분배기는 일단이 상기 고전압에 연결된 제 1 저항과; 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 전원 전압에 연결된 게이트를 갖는 고전압 공핍형 MOS 트랜지스터와; 일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성된다. 게다가, 상기 전압 검출 회로는 제 2 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 포함한다.

본 발명의 또 다른 특징에 따르면, 고전압 발생 회로는 고전압 펌프 회로와 전압 검출 회로를 포함한다. 상기 고전압 펌프 회로는 펌프 제어 신호에 응답하여 고전압을 발생하고, 상기 전압 검출 회로는 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생한다. 상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함한다. 상기 전압 분배기는 일단이 상기 고전압에 연결된 제 1 저항과; 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 고전압 증가형 MOS 트랜지스터와; 일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성된다. 게다가, 상기 전압 검출 회로는 제 3 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 포함한다.

본 발명의 또 다른 특징에 따르면, 고전압 발생 회로는 고전압 펌프 회로와 전압 검출 회로를 포함한다. 상기 고전압 펌프 회로는 펌프 제어 신호에 응답하여 고전압을 발생하고, 상기 전압 검출 회로는 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생한다. 상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함한다. 상기 전압 분배기는 일단이 상기 고전압에 연결되고 타단이 상기 출력 노드에 연결된 제 1 저항과; 일단이 상기 출력 노드에 연결된 제 2 저항과; 상기 출력 노드에 연결된 드레인, 상기 비교기에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 제 1 고전압 증가형 NMOS 트랜지스터와; 그리고 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 제 2 고전압 증가형 NMOS 트랜지스터로 구성된다. 게다가, 상기 전압 검출 회로는 제 3 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 포함한다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치가 제공되며, 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 행들 중 적어도 하나를 선택하고 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 고전압을 발생하는 고전압 발생 회로를 포함한다. 특히, 본 발명에 따른 반도체 메모리 장치의 경우, 고전압 발생 회로는 앞서 언급된 모든 특징들을 포함하도록 구성될 것이다.

본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 1은 일반적인 고전압 발생 회로를 보여주는 블록도이다. 도 1에 도시된 고전압 발생 회로 (100)는 U.S. Patent No. 5,276,646에 "HIGH VOLTAGE GENERATING CIRCUIT FOR A SEMICONDUCTOR MEMORY CIRCUIT"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.

도 1을 참조하면, 고전압 발생 회로 (100)는 고전압 펌프 블록 (high voltage pump block) (110)과 전압 검출 블록 (voltage detector block) (120)을 포함한다. 고전압 펌프 블록 (110)은 펌프 제어 신호 (PUMP_OSC)에 응답하여 고전압 (Vpp)을 발생하며, 고전압 (Vpp)은 주변 회로로 그리고 전압 검출 블록 (120)으로 공급된다. 펌프 제어 신호 (PUMP_OSC)는 일정 주기를 갖는 클록 신호이다. 전압 검출 블록 (120)은 고전압 (Vpp)이 목표 전압에 도달하였는 지의 여부를 검출하고, 검출 결과로서 펌프 제어 신호 (PUMP_OSC)를 발생한다. 예를 들면, 고전압 (Vpp)이 목표 전압보다 낮을 때, 전압 검출 블록 (120)은 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)를 발생한다. 고전압 펌프 블록 (110)은 펌프 제어 신호 (PUMP_OSC)에 응답하여 펌프 동작을 수행하게 하며, 그 결과 고전압이 목표 전압까지 증가될 것이다. 고전압 (Vpp)이 목표 전압에 도달할 때, 전압 검출 블록 (120)은 펌프 제어 신호 (PUMP_OSC)를 비활성화시킨다. 이는 고전압 펌프 블록 (110)이 더 이상 동작하지 않게 한다. 이러한 방식을 통해 고전압 (Vpp)이 일정하게 유지된다.

도 2는 관련 기술에 따른 도 1에 도시된 전압 검출 블록 (120)를 보여주는 회로도이다. 도 2를 참조하면, 전압 검출 블록 (120)은 전압 분배기 (voltage divider) (121), 비교기 (comparator) (122), 펌프 제어 신호 발생기 (pump control signal generator) (123), 방전부 (discharge section) (124), 그리고 인버터들 (INV3, INV4)을 포함한다. 전압 분배기 (121)는 저항들 (R1, R2)과 NMOS 트랜지스터 (MN1)로 구성되며, 저항들 (R1, R2)의 저항비에 따라 고전압 (Vpp)을 분배하여 분배 전압 (Vdiv)을 출력한다. 비교기 (122)는 PMOS 트랜지스터들 (MP1, MP2, MP3)과 NMOS 트랜지스터들 (MN2, MN3, MN4)로 구성되며, 분배 전압 (Vdiv)과 기준 전압 (Vref)을 비교한다. 펌프 제어 신호 발생기 (123)는 NAND 게이트들 (G1, G2)과 인버터들 (INV1, INV2)로 구성되며, 비교기 (122)의 출력, 인버터들 (INV3, INV4)을 통해 전달된 제어 신호들 (/C2, C2), 그리고 발진 신호 (OSC)에 응답하여 펌프 제어 신호 (PUMP_OSC)를 발생한다. 방전부 (124)는 PMOS 트랜지스터 (MP4)와 NMOS 트랜지스터들 (MN5, MN6)로 구성되며, 인버터들 (INV3, INV4)의 출력들 (/C2, C2)에 응답하여 고전압 (Vpp)을 전원 전압으로 방전한다.

도 2에 있어서, NMOS 트랜지스터들 (MN5, MN6)은 고전압 (Vpp)을 견딜 수 있는 정도의 높은 브레이크다운 전압을 갖는 고전압 트랜지스터들로 구성되고, 나머지 트랜지스터들은 상대적으로 낮은 브레이크 다운 전압을 갖는 저전압 트랜지스터들로 구성된다.

도 3은 도 1에 도시된 고전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.

도 3을 참조하면, 제어 신호들 (C1, C2)은 모두 하이 레벨이 되고 고전압 발생 회로 (100)에는 발진 회로 (미도시됨)로부터 발진 신호 (OSC)가 공급된다. 펌프 동작이 수행되는 초기에 또는 고전압 (Vpp)이 목표 전압에 도달하기 이전에, 제어 신호 (C2)가 하이 레벨이고 분배 전압 (Vdiv)이 기준 전압 (Vref: 예를 들면, 0.8V)보다 낮기 때문에, 펌프 제어 신호 발생기 (123)는 발진 신호 (OSC)에 동기된 펌프 제어 신호 (PUMP_OSC)를 발생한다. 고전압 펌프 블록 (110)은 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)에 응답하여 펌프 동작을 수행하며, 그 결과 고전압 (Vpp)은 목표 전압을 향해 증가된다. 고전압 (Vpp)이 목표 전압에 도달하면, 비교기 (122)는 로우-레벨 신호를 출력한다. NAND 게이트 (G1)에 비교기 (122)의 출력으로서 로우-레벨 신호와 인버터 (INV4)의 출력 (하이-레벨 신호)가 인가되기 때문에, 펌프 제어 신호 발생기 (123)는 발진 신호 (OSC)에 관계없이 로우 레벨의 펌프 제어 신호 (PUMP_OSC)를 출력한다. 이는 고전압 펌프 블록 (110)이 동작하지 않음을 의미한다. 만약 고전압 (Vpp)이 내부 동작에 따라 낮아지면, 전압 검출 블록 (120)은 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)를 발생한다. 이는 낮아진 고전압 (Vpp)이 다시 목표 전압으로 증가되게 한다.

원하는 내부 동작이 완료되면, 도 3에 도시된 바와 같이, 제어 신호들 (C1, C2) 각각은 하이 레벨에서 로우 레벨로 천이한다. 제어 신호 (C1)가 로우 레벨로 천이할 때, NMOS 트랜지스터 (MN1)는 턴 오프된다. 이와 동시에, 제어 신호 (C2)가 로우 레벨로 천이할 때, 방전부 (124)의 트랜지스터들 (MP4, MN5)은 인버터들 (INV3, INV4)의 출력들에 의해서 각각 턴 온된다. 트랜지스터들 (MP4, MN5)이 턴 온됨에 따라, 고전압 (Vpp)은 트랜지스터들 (MN6, MN5, MP4)을 통해 전원 전압으로 방전된다. 관련 기술에 따른 고전압 발생 회로는 고전압 (Vpp)이 방전될 때 NMOS 트랜지스터들 (MN1, MN3)이 브레이크다운된다는 문제를 가지며, 이의 구체적인 설명은 다음과 같다.

제어 신호들 (C1, C2)이 모두 하이 레벨일 때, ND1 노드에는 단지 낮은 전압 (예를 들면, 기준 전압과 같거나 그 보다 낮은 전압)만이 걸린다. 하지만, 고전압 (Vpp)을 방전하기 위해서 제어 신호들 (C1, C2)이 모두 로우 레벨이 될 때, 도 3에 도시된 바와 같이, ND1 노드에는 순간적으로 고전압 (Vpp)이 가해진다. ND1 노드에 가해진 고전압이 NMOS 트랜지스터들 (MN1, MN3)의 드레인 및 게이트에 인가되기 때문에, 저전압 트랜지스터들로서 NMOS 트랜지스터들 (MN1, MN3)이 브레이크다운된다.

도 4는 본 발명의 제 1 실시예에 따른 전압 검출 블록을 보여주는 회로도이다. 도 4에는 단지 전압 검출 블록 (200)만이 도시되어 있지만, 도 4의 전압 검출 블록 (200)은 도 1에 도시된 고전압 발생 회로에 사용됨은 자명하다.

도 4를 참조하면, 본 발명의 제 1 실시예에 따른 전압 검출 블록 (200)는 전압 분배기 (221), 비교기 (222), 펌프 제어 신호 발생기 (223), 방전부 (224), 그리고 인버터들 (INV12, INV13)을 포함한다. 전압 분배기 (221)는 저항들 (R10, R12)과 NMOS 트랜지스터 (MN10, MN11)로 구성되며, 저항들 (R10, R12)의 저항비에 따라 고전압 (Vpp)을 분배하여 분배 전압 (Vdiv)을 출력한다. NMOS 트랜지스터 (MN10)는 음의 문턱 전압을 갖는 고전압 공핍형 MOS 트랜지스터이고, NMOS 트랜지스터 (MN11)는 저전압 트랜지스터이다. 저항 (R10)과 NMOS 트랜지스터 (MN10)는 고전압 (Vpp)과 ND10 노드 사이에 직렬 연결된다. NMOS 트랜지스터 (MN10)의 게이트는 전원 전압에 연결된다. 저항 (R12)과 NMOS 트랜지스터 (MN11)는 ND10 노드와 접지 전압 사이에 직렬 연결된다. NMOS 트랜지스터 (MN11)는 제어 신호 (C1)에 의해서 제어된다. 전압 분배기 (221)의 이러한 구조에 따르면, NMOS 트랜지스터 (MN11)가 턴 오프될 때, ND10 노드는 (VCC-(-Vth)) (-Vth는 NMOS 트랜지스터의 문턱 전압)의 전압으로 제한된다. 즉, 공핍형 MOS 트랜지스터 (MN10)는 전압 분배기 (221)의 정상 동작에 영향을 미치지 않는 반면에 고전압 (Vpp)이 ND10 노드에 걸리는 것을 방지하며, 이는 이후 상세히 설명될 것이다.

계속해서 도 4를 참조하면, 비교기 (222)는 PMOS 트랜지스터들 (MP10, MP11, MP12)과 NMOS 트랜지스터들 (MN12, MN13, MN14)로 구성되며, 차동 증폭기 (differential amplifier)를 구성하도록 연결되어 있다. 비교기 (222)를 구성하는 트랜지스터들은 고전압 트랜지스터보다 낮은 브레이크다운 전압을 갖는 저전압 트랜지스터로 구성된다. 비교기 (222)는 분배 전압 (Vdiv)과 기준 전압 (Vref)을 비교하며, 비교 결과에 따라 하이-레벨 또는 로우-레벨 신호를 출력한다. 펌프 제어 신호 발생기 (223)는 NAND 게이트들 (G10, G12)과 인버터들 (INV10, INV11)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 펌프 제어 신호 발생기 (223)는 비교기 (222)의 출력, 인버터 (INV13)의 출력 신호 (C2), 그리고 발진 신호 (OSC)에 응답하여 펌프 제어 신호 (PUMP_OSC)를 발생한다. 펌프 제어 신호 발생기 (223)는 NAND 게이트 (G10)의 입력 신호들이 모두 하이 레벨일 때에만 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)를 발생한다. 방전부 (224)는 PMOS 트랜지스터 (MP13)와 NMOS 트랜지스터들 (MN15, MN16)로 구성되며, 인버터들 (INV12, INV13)의 출력들 (/C2, C2)에 응답하여 고전압 (Vpp)을 전원 전압으로 방전한다.

도 5는 도 4에 도시된 전압 검출 블록을 포함한 고전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.

도 5를 참조하면, 제어 신호들 (C1, C2)은 모두 하이 레벨이 되고 고전압 발생 회로 (100)에는 발진 회로 (미도시됨)로부터 발진 신호 (OSC)가 공급된다. 펌프 동작이 수행되는 초기에 또는 고전압 (Vpp)이 목표 전압에 도달하기 이전에, 제어 신호 (C2)가 하이 레벨이고 분배 전압 (Vdiv)이 기준 전압 (Vref: 예를 들면, 0.8V)보다 낮기 때문에, 펌프 제어 신호 발생기 (223)는 발진 신호 (OSC)에 동기된 펌프 제어 신호 (PUMP_OSC)를 발생한다. 즉, 펌프 제어 신호 발생기 (223)의 NAND 게이트 (G10)에 인가되는 신호들이 모두 하이 레벨일 때, 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)가 생성된다. 도 1의 고전압 펌프 블록 (110)은 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)에 응답하여 펌프 동작을 수행하며, 도 5에 도시된 바와 같이, 그 결과 고전압 (Vpp)은 목표 전압을 향해 증가된다. 이때, 전압 분배기 (221)의 공핍형 MOS 트랜지스터 (MN10)는 저항 (R10)에 걸리는 전압을 전압 강하없이 ND10 노드로 전달한다.

계속해서 고전압 (Vpp)이 목표 전압에 도달하면, 비교기 (222)는 로우-레벨 신호를 출력한다. 비교기 (222)의 출력으로서 로우-레벨 신호와 인버터 (INV13)의 출력 (하이-레벨 신호)가 NAND 게이트 (G10)에 입력되기 때문에, 도 5에 도시된 바와 같이, 펌프 제어 신호 발생기 (223)는 발진 신호 (OSC)에 관계없이 로우 레벨의 펌프 제어 신호 (PUMP_OSC)를 출력한다. 이는 고전압 펌프 블록 (110)이 더 이상 동작하지 않음을 의미한다. 만약 고전압 (Vpp)이 내부 동작에 따라 낮아지면, 전압 검출 블록 (200)은 고전압 (Vpp)이 목표 전압까지 높아질 때까지 소정 주기로 발진하는 펌프 제어 신호 (PUMP_OSC)를 발생한다. 이는 낮아진 고전압 (Vpp)이 다시 목표 전압으로 증가되게 한다.

원하는 내부 동작이 완료되면, 도 5에 도시된 바와 같이, 제어 신호들 (C1, C2) 각각은 하이 레벨에서 로우 레벨로 천이한다. 제어 신호 (C1)가 로우 레벨로 천이할 때, 전압 분배기 (221)의 NMOS 트랜지스터 (MN11)는 턴 오프된다. 이와 동시에, 제어 신호 (C2)가 로우 레벨로 천이함에 따라 방전부 (224)의 트랜지스터들 (MP13, MN15)은 턴 온된다. 고전압 (Vpp)은 턴 온된 트랜지스터들 (MN16, MN15, MP13)을 통해 전원 전압으로 방전된다. 고전압 (Vpp)이 턴 온된 트랜지스터들 (MN16, MN15, MP13)을 통해 전원 전압으로 방전될 때, 관련 기술과 달리, ND10 노드는 (VCC-Vth) (MN10의 문턱 전압)의 전압으로 제한된다. NMOS 트랜지스터 (MN10)의 문턱 전압이 음의 값을 갖기 때문에, ND10 노드는 최대 (VCC+Vth)의 전압을 갖는다. 따라서, 저전압 트랜지스터로서 NMOS 트랜지스터들 (MN11, MN13)의 브레이크다운 현상은 일어나지 않는다.

도 6은 본 발명의 제 2 실시예에 따른 전압 검출 블록을 보여주는 회로도이다. 도 6에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 도 6에 도시된 전압 검출 블록은 전압 분배기 (221)의 고전압 공핍형 MOS 트랜지스터 (MN10)가 고전압 증가형 NMOS 트랜지스터 (high-voltage enhancement NMOS transistor) (MN10')로 대체되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 전압 분배기 (221)의 증가형 NMOS 트랜지스터 (MN10')는 제어 신호 (C3)에 의해서 제어된다. 제어 신호 (C3)의 하이-레벨 전압은 저항 (R1)에 걸리는 전압이 전압 강하없이 ND10 노드에 전달될 수 있도록 설정될 것이다. 제어 신호 (C3)는 방전 동작이 수행되기 이전까지 하이 레벨로 설정되고 방전 동작이 수행될 때 로우 레벨로 설정된다. 즉, NMOS 트랜지스터 (MN11)의 턴 오프 상태에서 고전압 (Vpp)이 방전부 (224)를 통해 방전될 때, 고전압 증가형 NMOS 트랜지스터 (MN10')는 턴 오프되며, 그 결과 NMOS 트랜지스터들 (MN11, MN13)에는 브레이크다운 현상이 일어나지 않는다.

도 7은 본 발명의 제 3 실시예에 따른 전압 검출 블록을 보여주는 회로도이다. 도 7에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 도 7에 도시된 전압 검출 블록은 전압 분배기 (221)의 고전압 공핍형 MOS 트랜지스터 (MN10)가 제거되고, 저전압용 NMOS 트랜지스터 (MN11)가 고전압용 NMOS 트랜지스터 (MN11')로 대체되며, ND10 노드와 비교기 (222) 사이에 고전압용 NMOS 트랜지스터 (MN17)가 추가되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 전압 분배기 (221)의 증가형 NMOS 트랜지스터 (MN17)는 제어 신호 (C3)에 의해서 제어된다. 제어 신호 (C3)의 하이-레벨 전압은 ND10 노드에 걸리는 전압이 전압 강하없이 비교기 (222)의 NMOS 트랜지스터 (MN13)로 전달될 수 있도록 설정될 것이다. 제어 신호 (C3)는 방전 동작이 수행되기 이전까지 하이 레벨로 설정되고 방전 동작이 수행될 때 로우 레벨로 설정된다. 즉, 고전압 (Vpp)이 방전부 (224)를 통해 방전될 때, 고전압 증가형 NMOS 트랜지스터들 (MN11', MN17)은 턴 오프된다. 따라서, NMOS 트랜지스터 (MN13)에는 브레이크다운 현상이 일어나지 않는다.

도 8은 본 발명에 따른 고전압 발생 회로를 포함한 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.

도 8을 참조하면, 본 발명에 따른 반도체 메모리 장치 (300)는 메모리 셀 어레이 (310)를 포함하며, 어레이 (310)는 행들과 열들로 배열된 복수 개의 메모리 셀들을 포함한다. 여기서, 메모리 셀은 휘발성 메모리 셀과 비휘발성 메모리 셀을 포함한다. 행 선택 회로 (320)는 행 어드레스 정보에 응답하여 메모리 셀 어레이 (310)의 행들 (또는 워드 라인들)을 선택하고, 선택된 워드 라인을 각 동작 모드에 필요한 워드 라인 전압으로 구동한다. 고전압 발생 회로 (330)는 각 동작 모드에 필요한 워드 라인 전압으로서 고전압 (Vpp)을 발생한다. 고전압 발생 회로 (330)는, 앞서 설명된 바와 같이, 고전압 펌프 블록과 전압 검출 블록을 포함하며, 전압 검출 블록은 도 4, 도 6 그리고 도 7에 도시된 것들 중 어느 하나로 구성될 것이다. 열 선택 회로 (340)는 열 어드레스 정보에 응답하여 메모리 셀 어레이 (310)의 열들 (또는 비트 라인들)을 선택하고, 데이터 입출력 회로 (350)는 선택된 비트 라인들을 통해 메모리 셀들에/로부터 데이터를 기입/독출한다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 저전압 트랜지스터에 고전압이 직접 인가되는 것을 차단함으로써 저전압 트랜지스터의 브레이크 다운 현상을 방지할 수 있다.

도 1은 일반적인 고전압 발생 회로를 보여주는 블록도;

도 2는 관련 기술에 따른 도 1에 도시된 전압 검출 블록을 보여주는 회로도;

도 3은 도 1에 도시된 고전압 발생 회로의 동작을 설명하기 위한 타이밍도;

도 4는 본 발명의 제 1 실시예에 따른 전압 검출 블록을 보여주는 회로도;

도 5는 도 4에 도시된 전압 검출 블록을 포함한 고전압 발생 회로의 동작을 설명하기 위한 타이밍도;

도 6은 본 발명의 제 2 실시예에 따른 전압 검출 블록을 보여주는 회로도;

도 7은 본 발명의 제 3 실시예에 따른 전압 검출 블록을 보여주는 회로도; 그리고

* 도면의 주요 부분에 대한 부호 설명 *

100 : 고전압 발생 회로 110 : 고전압 펌프 블록

120, 200 : 전압 검출 블록 121, 221 : 전압 분배기

122, 222 : 비교기 123, 223 : 펌프 제어 신호 발생기

124, 224 : 방전부

Claims

고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와;

제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부와;

상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고

상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 제 2 제어 신호를 출력하는 제어 신호 발생기를 포함하며,

상기 전압 분배기는 상기 고전압이 방전되는 구간 동안 상기 고전압이 상기 비교기의 저전압 트랜지스터에 인가되는 것을 방지하는 고전압 방지 수단을 포함하는 전압 검출 회로.
제 1 항에 있어서,

상기 전압 분배기는 제 1 저항, 제 2 저항, 그리고 저전압 트랜지스터를 더 포함하며, 상기 제 1 저항의 일단은 상기 고전압에 연결되고, 상기 제 2 저항의 일단은 상기 출력 노드에 연결되며, 상기 저전압 트랜지스터는 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 가지며; 그리고

상기 고전압 방지 수단은 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 전원 전압에 연결된 게이트를 갖는 고전압 트랜지스터로 구성되는 전압 검출 회로.
제 2 항에 있어서,

상기 고전압 트랜지스터는 음의 문턱 전압을 갖는 공핍형 NMOS 트랜지스터인 전압 검출 회로.
제 1 항에 있어서,

상기 전압 분배기는

상기 전압 분배기는 제 1 저항, 제 2 저항, 그리고 저전압 트랜지스터를 더 포함하며, 상기 제 1 저항의 일단은 상기 고전압에 연결되고, 상기 제 2 저항의 일단은 상기 출력 노드에 연결되며, 상기 저전압 트랜지스터는 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 가지며; 그리고

상기 고전압 방지 수단은 상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 제 4 제어 신호를 입력받도록 연결된 연결된 게이트를 갖는 고전압 트랜지스터로 구성되는 전압 검출 회로.
제 4 항에 있어서,

상기 제 3 및 제 4 제어 신호들은 상기 방전 동작이 수행될 때 비활성화되며, 상기 고전압 트랜지스터는 증가형 NMOS 트랜지스터인 전압 검출 회로.
제 1 항에 있어서,

상기 전압 분배기는

상기 전압 분배기는 제 1 저항, 제 2 저항, 그리고 제 1 고전압 트랜지스터를 더 포함하며, 상기 제 1 저항의 일단은 상기 고전압에 연결되고, 상기 제 2 저항의 일단은 상기 출력 노드에 연결되며, 상기 제 1 고전압 트랜지스터는 상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 가지며; 그리고

상기 고전압 방지 수단은 상기 출력 단자에 연결된 드레인, 상기 비교기에 연결된 소오스, 그리고 제 4 제어 신호를 입력받도록 연결된 연결된 게이트를 갖는 제 2 고전압 트랜지스터로 구성되는 전압 검출 회로.
제 6 항에 있어서,

상기 제 3 및 제 4 제어 신호들은 상기 방전 동작이 수행될 때 비활성화되며, 상기 제 1 및 제 2 고전압 트랜지스터들은 각각 증가형 NMOS 트랜지스터인 전압 검출 회로.
펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고

상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결된 제 1 저항과;

상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 전원 전압에 연결된 게이트를 갖는 고전압 공핍형 MOS 트랜지스터와;

일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성되는 고전압 발생 회로.
제 8 항에 있어서,

상기 전압 검출 회로는 제 2 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 더 포함하는 고전압 발생 회로.
펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고

상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결된 제 1 저항과;

상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 고전압 증가형 MOS 트랜지스터와;

일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성되는 고전압 발생 회로.
제 10 항에 있어서,

상기 전압 검출 회로는 제 3 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 더 포함하는 고전압 발생 회로.
펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고

상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결되고 타단이 상기 출력 노드에 연결된 제 1 저항과;

일단이 상기 출력 노드에 연결된 제 2 저항과;

상기 출력 노드에 연결된 드레인, 상기 비교기에 연결된 소오스, 그리고 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 제 1 고전압 증가형 NMOS 트랜지스터와; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 제 2 고전압 증가형 NMOS 트랜지스터로 구성되는 고전압 발생 회로.
제 12 항에 있어서,

상기 전압 검출 회로는 제 3 제어 신호 및 그것의 상보 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부를 더 포함하는 고전압 발생 회로.
행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 행들 중 적어도 하나를 선택하고 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 고전압을 발생하는 고전압 발생 회로를 포함하는 반도체 메모리 장치에 있어서:

상기 고전압 발생 회로는 펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고 상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결된 제 1 저항과;

상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 전원 전압에 연결된 게이트를 갖는 고전압 공핍형 MOS 트랜지스터와;

일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 행들 중 적어도 하나를 선택하고 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 고전압을 발생하는 고전압 발생 회로를 포함하는 반도체 메모리 장치에 있어서:

상기 고전압 발생 회로는 펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고 상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결된 제 1 저항과;

상기 제 1 저항의 타단에 연결된 드레인, 상기 출력 노드에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 고전압 증가형 MOS 트랜지스터와;

일단이 상기 출력 노드에 연결된 제 2 저항과; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 갖는 저전압 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 행들 중 적어도 하나를 선택하고 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 고전압을 발생하는 고전압 발생 회로를 포함하는 반도체 메모리 장치에 있어서:

상기 고전압 발생 회로는 펌프 제어 신호에 응답하여 고전압을 발생하는 고전압 펌프 회로와; 그리고 상기 고전압이 목표 전압에 도달하였는 지의 여부에 따라 상기 펌프 제어 신호를 발생하는 전압 검출 회로를 포함하며,

상기 전압 검출 회로는 고전압을 분배하여 출력 노드로 분배 전압을 출력하는 전압 분배기와; 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전하는 방전부와; 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하는 비교기와; 그리고 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 상기 펌프 제어 신호를 출력하는 펌프 제어 신호 발생기를 포함하며,

상기 전압 분배기는

일단이 상기 고전압에 연결되고 타단이 상기 출력 노드에 연결된 제 1 저항과;

일단이 상기 출력 노드에 연결된 제 2 저항과;

상기 출력 노드에 연결된 드레인, 상기 비교기에 연결된 소오스, 그리고 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 제 1 고전압 증가형 NMOS 트랜지스터와; 그리고

상기 제 2 저항의 타단에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 3 제어 신호를 입력받도록 연결된 게이트를 갖는 제 2 고전압 증가형 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.