KR20050068332A - 반도체 메모리 소자의 파워업 회로 - Google Patents

반도체 메모리 소자의 파워업 회로 Download PDF

Info

Publication number
KR20050068332A
KR20050068332A KR1020030099598A KR20030099598A KR20050068332A KR 20050068332 A KR20050068332 A KR 20050068332A KR 1020030099598 A KR1020030099598 A KR 1020030099598A KR 20030099598 A KR20030099598 A KR 20030099598A KR 20050068332 A KR20050068332 A KR 20050068332A
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
node
power
signal
Prior art date
Application number
KR1020030099598A
Other languages
English (en)
Other versions
KR100605574B1 (ko
Inventor
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030099598A priority Critical patent/KR100605574B1/ko
Priority to US10/792,064 priority patent/US6961270B2/en
Priority to DE102004010353A priority patent/DE102004010353A1/de
Priority to TW093105834A priority patent/TWI261265B/zh
Priority to JP2004096633A priority patent/JP2005196929A/ja
Priority to CNB2004100424005A priority patent/CN100419911C/zh
Publication of KR20050068332A publication Critical patent/KR20050068332A/ko
Application granted granted Critical
Publication of KR100605574B1 publication Critical patent/KR100605574B1/ko
Priority to JP2009239836A priority patent/JP5102268B2/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 파워업 회로에 관한 것이다. 본 발명은 파워 드롭에 의한 파워업 신호의 비정상적인 리셋을 방지하면서 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보할 수 있는 반도체 메모리 소자의 파워업 회로를 제공하는데 그 목적이 있다. 본 발명에서는 파워업 신호가 천이되는 전원전압(VDD)의 임계 레벨을 전원전압(VDD) 상승시와 하강시에 각각 다른 값으로 설정함으로써 전원전압(VDD) 상승시와 하강시의 파워업 신호의 천이 특성이 다르게 나타나도록 하였다. 전원전압(VDD) 상승시의 임계 레벨은 상대적으로 높게 설정하고 전원전압(VDD) 하강시의 임계 레벨은 상대적으로 낮게 설정하면, 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보하면서 파워 드롭에 의한 파워업 신호의 비정상적인 리셋을 방지할 수 있다.

Description

반도체 메모리 소자의 파워업 회로{POWER UP CIRCUIT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 파워업 회로에 관한 것이다.
반도체 메모리 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭이 존재한다. 이 로직들은 메모리 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 메모리 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 메모리 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 메모리 소자 내부에 파워업 회로를 구비하고 있다.
파워업 회로는 반도체 메모리 소자의 초기화 동작시 외부로부터 전원전압(VDD)이 인가되는 순간 메모리 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 레벨이 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.
파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다. 이와 반대로, 외부로부터 인가되는 전원전압(VDD)의 레벨이 낮아지는 경우, 파워업 신호는 전원전압(VDD)이 임계 레벨보다 높은 구간에서는 그대로 논리레벨 하이 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이하로 떨어지게 되면 다시 논리레벨 로우로 천이된다.
통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 메모리 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.
한편, 파워업 신호가 천이하는 전원전압(VDD)의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, 통상 MOS 트랜지스터의 문턱전압을 기준으로 일정 부분 더 마진을 가지도록 설계한다. 이 마진의 정도는 파워업 트리거 레벨을 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화에 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, VPP 발생기와 같은 승압전원 발생 회로)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치-업을 유발할 수 있다. 이러한 이유로 파워업 트리거 레벨을 이들 아날로그 회로들이 안정적인 값을 생성할 수 있도록 MOS 트랜지스터의 문턱전압 보다 일정 정도 더 마진을 가지도록 하는 것이다.
도 1은 종래기술에 따른 파워업 회로를 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압(Va)을 제공하기 위한 전원전압 레벨 팔로워부(100)와, 바이어스 전압(Va)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부(110)와, 전원전압 감지부(110)로부터 출력된 감지신호를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(120)를 구비한다.
여기서, 전원전압 레벨 팔로워부(100)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 저항(R1 및 R2)를 구비한다.
그리고, 전원전압 감지부(110)는 전원전압단(VDD)과 노드 N1 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP0)와, 접지전압단(VSS)과 노드 N1 사이에 접속되며 바이어스 전압(Va)을 게이트 입력으로 하는 NMOS 트랜지스터(MN0)와, 노드 N1로부터 출력된 감지신호(det)를 입력으로 하는 인버터(INV0)를 구비한다. 여기서, 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP0)는 PMOS 트랜지스터(MP0)의 유효 저항값과 동일한 저항값을 가지는 다른 로드 소자로 대체할 수 있다.
한편, 버퍼부(120)는 전원전압 감지부(110)로부터 출력된 감지신호의 반전신호(detb)를 입력으로 하는 인버터 체인 - 4개의 인버터(INV1, INV2, INV3, INV4)로 구현됨 - 을 구비한다.
도 2는 상기 도 1에 도시된 파워업 회로의 타이밍 다이어그램이다.
도 2를 참조하면, 전원전압 레벨 팔로워부(100)의 출력신호인 바이어스 전압(Va)은 하기의 수학식 1에 따라 변화하게 된다.
Va = (R2/(R1+R2))×VDD
즉, 전원전압(VDD) 레벨이 증가함에 따라 바이어스 전압(Va)이 전원전압 감지부(110)의 NMOS 트랜지스터(MN0)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(MN0)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)에 흐르는 전류량의 변화에 따라 감지신호(det)의 레벨이 변화하게 된다.
감지신호(det)는 초기에 NMOS 트랜지스터(MN0)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가한다. 한편, 바이어스 전압(Va)이 증가할수록 NMOS 트랜지스터(MN0)의 전류 구동력이 증가하면서 전원전압(VDD)의 특정 레벨에서 감지신호(det)가 로우로 천이하게 되는데, 이 과정에서 감지신호(det)의 레벨이 인버터(INV0)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV0)의 출력신호(detb)가 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다. 인버터(INV0)의 출력신호(detb)는 버퍼부(120)에서 버퍼링되어 파워업 신호(pwrup)를 논리레벨 로우에서 하이로 천이하게 만든다.
한편, 파워 오프시에도 전원전압(VDD)이 설정된 임계 레벨 이하로 떨어지면 전원전압 감지부(110)에서 이를 감지하여 파워업 신호(pwrup)를 논리레벨 로우로 만든다.
그런데, 파워가 인가되어 전원전압(VDD)이 안정화된 후 반도체 메모리 소자가 어떤 동작을 수행하는 경우, 파워 노이즈 혹은 소자의 일시적 동작에 의한 전류소모와 저항에 의한 파워 소모에 의해 순간적인 파워 드롭(power drop)이 유발되며, 파워업 회로가 이러한 순간적인 전원전압(VDD)의 전압 강하를 감지하여 파워업 신호(pwrup)가 논리레벨 로우로 리셋(reset)되는 현상이 발생할 수 있다. 이러한 현상은 반도체 메모리 소자의 동작전압이 저전압화되고 있는 추세에 비추어 볼 때, 그 발생 가능성이 매우 높다고 할 것이다.
물론, 전원전압(VDD)의 전압 레벨이 다시 회복됨에 따라 파워업 신호(pwrup) 역시 논리레벨 하이로 복귀하지만, 이처럼 반도체 메모리 소자의 동작 중에 파워업 신호(pwrup)가 리셋 되면 내부 로직들의 초기화가 진행되어 반도체 메모리 소자의 오동작을 유발하는 요인이 된다.
따라서, 어느 정도의 파워 드롭이 유발되더라도 파워업 신호(pwrup)의 비정상적인 리셋이 일어나지 않도록 하는 전원전압(VDD)의 전압 레벨을 임계 레벨로 설정하는 것이 바람직할 것이다.
그러나, 이처럼 파워 드롭에 의한 파워업 신호(pwrup)의 비정상적인 리셋을 방지하기 위하여 파워업 신호(pwrup)가 천이되는 전원전압(VDD)의 임계 레벨을 낮추게 되면 그만큼 낮은 전원전압(VDD) 레벨에서 메모리 내부 로직의 초기화가 이루어지고, 이에 따라 안정적인 초기화가 이루어지지 않는 문제점이 있다. 이러한 문제점은 반도체 메모리 소자의 동작전압이 낮아질수록 더욱 큰 문제를 유발하게 된다.
그러므로, 전술한 종래의 파워업 회로를 사용하는 경우, 파워업 신호(pwrup)가 천이되는 전원전압(VDD)의 임계 레벨 조절을 통해 파워 드롭에 의한 파워업 신호(pwrup)의 비정상적인 리셋도 방지하고 메모리 내부 로직의 안정적인 초기화에 필요한 마진도 확보하는 것은 실질적으로 불가능하다고 할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 파워 드롭에 의한 파워업 신호의 비정상적인 리셋을 방지하면서 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보할 수 있는 반도체 메모리 소자의 파워업 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부; 상기 제1 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부; 상기 제2 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및 상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부를 구비하는 반도체 메모리 소자의 파워업 회로가 제공된다.
바람직하게, 상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비한다.
바람직하게, 상기 전원전압 레벨 팔로워부는, 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력한다.
바람직하게, 상기 제1 전원전압 감지부는, 전원전압단과 제1 노드 사이에 접속된 제1 로드 소자; 접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및 상기 제1 노드에 접속된 제1 인버터를 구비한다.
바람직하게, 상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현한다.
바람직하게, 상기 제2 전원전압 감지부는, 상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자; 상기 접지전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및 상기 제2 노드에 접속된 제2 인버터를 구비한다.
바람직하게, 상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현한다.
바람직하게, 상기 트리거부는, 상기 제1 감지신호에 제어 받는 풀업 수단과, 상기 제2 감지신호에 제어 받는 풀다운 수단을 구비한다.
바람직하게, 상기 트리거부는, 상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와, 상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비한다.
바람직하게, 상기 트리거부는, 상기 제3 노드에 접속된 래치 수단을 더 구비한다.
또한, 본 발명의 다른 측면에 따르면, 전원전압의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부; 상기 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부; 상기 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및 상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부를 구비하는 반도체 메모리 소자의 파워업 회로가 제공된다.
바람직하게, 상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비한다.
바람직하게, 상기 전원전압 레벨 팔로워부는 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 로드 소자를 포함한다.
바람직하게, 상기 제1 전원전압 감지부는, 전원전압단과 제1 노드 사이에 접속된 제1 로드 소자; 접지전압단과 상기 제1 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및 상기 제1 노드에 접속된 제1 인버터를 구비한다.
바람직하게, 상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현한다.
바람직하게, 상기 제2 전원전압 감지부는, 상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자; 상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및 상기 제2 노드에 접속된 제2 인버터를 구비하며, 상기 제2 NMOS 트랜지스터의 폭이 상기 제1 NMOS 트랜지스터의 폭에 비해 작게 설정한다.
바람직하게, 상기 제2 전원전압 감지부는, 상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자; 상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및 상기 제2 노드에 접속된 제2 인버터를 구비하며, 상기 제2 로드 소자의 유효 저항값이 상기 제2 로드 소자의 유효 저항값에 비해 작게 설정한다.
바람직하게, 상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현한다.
바람직하게, 상기 트리거부는, 상기 제1 감지신호에 제어 받는 풀업 수단과, 상기 제2 감지신호에 제어 받는 풀다운 수단을 구비한다.
바람직하게, 상기 트리거부는, 상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와, 상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비한다.
상기 트리거부는, 상기 제3 노드에 접속된 래치 수단을 더 구비한다.
본 발명에서는 파워업 신호가 천이되는 전원전압(VDD)의 임계 레벨을 전원전압(VDD) 상승시와 하강시에 각각 다른 값으로 설정함으로써 전원전압(VDD) 상승시와 하강시의 파워업 신호의 천이 특성이 다르게 나타나도록 하였다. 전원전압(VDD) 상승시의 임계 레벨은 상대적으로 높게 설정하고 전원전압(VDD) 하강시의 임계 레벨은 상대적으로 낮게 설정하면, 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보하면서 파워 드롭에 의한 파워업 신호의 비정상적인 리셋을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 반도체 메모리 소자의 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압(V1 및 V2)을 제공하기 위한 전원전압 레벨 팔로워부(200)와, 제1 바이어스 전압(V1)에 응답하여 전원전압(VDD)의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부(210a)와, 제2 바이어스 전압(V2)에 응답하여 전원전압(VDD)의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부(210b)와, 전원전압(VDD)의 하강시에 제1 전원전압 감지부(210a)로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 전원전압(VDD)의 상승시에 제2 전원전압 감지부(210b)로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부(220)와, 트리거부(220)의 출력신호를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(230)를 구비한다.
본 실시예에 따른 파워업 회로의 구성을 보다 상세하게 살펴보면, 우선 전원전압 레벨 팔로워부(200)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 저항(R1, R2, R3)을 구비한다. 여기서, 제1 내지 제3 저항(R1, R2, R3) 각각은 도면과 같이 수동 소자로 구현할 수 있을 뿐만 아니라, MOS 트랜지스터와 같은 능동 소자로 구현할 수 있다.
그리고, 제1 전원전압 감지부(210a)는 전원전압단(VDD)과 노드 N2 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP1)와, 접지전압단(VSS)과 노드 N2 사이에 접속되며 제1 바이어스 전압(V1)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, 노드 N2로부터 출력된 제1 감지신호(det1)를 입력으로 하는 인버터(INV5)를 구비한다. 여기서, PMOS 트랜지스터(MP1)는 저항과 같은 다른 로드 소자로 대체할 수 있다.
또한, 제2 전원전압 감지부(210b)는 전원전압단(VDD)과 노드 N3 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP2)와, 접지전압단(VSS)과 노드 N3 사이에 접속되며 제2 바이어스 전압(V2)을 게이트 입력으로 하는 NMOS 트랜지스터(MN2)와, 노드 N3로부터 출력된 제2 감지신호(det2)를 입력으로 하는 인버터(INV6)를 구비한다. 여기서, PMOS 트랜지스터(MP2)는 저항과 같은 다른 로드 소자로 대체할 수 있다.
한편, 트리거부(220)는 전원전압단(VDD)과 노드 N4 사이에 접속되며 제1 전원전압 감지부(210a)의 출력신호(det1b)를 게이트 입력으로 하는 PMOS 트랜지스터(MP3)와, 접지전압단(VDD)과 노드 N4 사이에 접속되며 제2 전원전압 감지부(210b)의 출력신호(det2b)를 게이트 입력으로 하는 NMOS 트랜지스터(MN3)와, 노드 N4에 접속되며 2개의 인버터(INV7, INV8)로 구성된 인버터 래치를 구비한다.
또한, 버퍼부(230)는 트리거부(220)의 출력신호를 입력으로 하는 인버터 체인 - 2개의 인버터(INV9, INV10)로 구현됨 - 을 구비한다.
도 4는 상기 도 3에 도시된 파워업 회로의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 파워업 회로의 동작을 살펴본다.
먼저, 전원전압 레벨 팔로워부(200)로부터 출력되는 제1 및 제2 바이어스 전압(V1 및 V2)는 하기의 수학식 2 및 3과 같이 변화하게 된다.
V1 = ((R2+R3)/(R1+R2+R3))×VDD
V2 = (R3/(R1+R2+R3))×VDD
즉, 제1 전원전압 감지부(210a)에서는 전원전압(VDD)이 인가되어 그 레벨이 증가함에 따라 제1 바이어스 전압(V1)이 NMOS 트랜지스터(MN1)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(MN1)가 턴온되어 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)에 흐르는 전류량의 변화에 따라 제1 감지신호(det1)의 레벨이 변화하게 된다. 제1 감지신호(det1)는 초기에 NMOS 트랜지스터(MN1)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가하게 된다. 한편, 제1 바이어스 전압(V1)이 NMOS 트랜지스터(MN1)의 문턱전압 이상이 되면 제1 감지신호(det1)가 로우로 천이하게 되는데, 이 과정에서 제1 감지신호(det1)의 레벨이 인버터(INV5)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV5)의 출력신호(det1b)가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, 제2 전원전압 감지부(210b)도 전술한 제1 전원전압 감지부(210a)와 같은 원리로 동작한다. 즉, 제2 바이어스 전압(V2)이 NMOS 트랜지스터(MN2)의 문턱전압을 넘어서면 제2 감지신호(det2)가 하이로 천이하게 되는데, 이 과정에서 제1 감지신호(det2)의 레벨이 인버터(INV6)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV6)의 출력신호(det2b)가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, 제1 바이어스 전압(V1)이 제2 바이어스 전압(V2)에 비해 항상 높은 전위를 유지하기 때문에 전원전압(VDD)의 상승시에는 제1 전원전압 감지부(210a)의 NMOS 트랜지스터(MN1)가 제2 전원전압 감지부(210b)의 NMOS 트랜지스터(MN2)에 비해 먼저 턴온되며, 이에 따라 제2 감지신호(det2)가 제1 감지신호(det1)에 비해 높은 전원전압(VDD) 레벨에서 천이된다. 반대로, 전원전압(VDD)의 하강시에는 제1 전원전압 감지부(210a)의 NMOS 트랜지스터(MN1)가 제2 전원전압 감지부(210b)의 NMOS 트랜지스터(MN2)에 비해 나중에 턴오프되며, 이에 따라 제1 감지신호(det1)가 제2 감지신호(det2)에 비해 낮은 전원전압(VDD) 레벨에서 천이된다.
이하, 제1 감지신호(det1)가 천이하는 전원전압(VDD) 레벨을 제1 임계 레벨이라 하고, 제2 감지신호(det2)가 천이하는 전원전압(VDD) 레벨을 제2 임계 레벨이라 하기로 한다. 전원전압(VDD)의 제1 임계 레벨은 제2 임계 레벨에 비해 낮은 값을 가진다.
파워 인가시 제1 전원전압 감지부(210a)의 출력신호(det1b)와 제2 전원전압 감지부(210b)의 출력신호(det2b)가 모두 논리레벨 로우 값을 가지므로 트리거부(220)의 PMOS 트랜지스터(MP3)의 풀업 동작에 의해 노드 N4는 전원전압(VDD)을 따라 상승하게 된다.
전원전압(VDD)이 계속 상승하여 제1 임계 레벨에 이르면, 제1 전원전압 감지부(210a)의 출력신호(det1b)가 먼저 논리레벨 하이로 천이하게 된다. 이때, 전원전압(VDD)이 제1 임계 레벨 이상이고 제2 임계 레벨 보다 낮은 전압 레벨을 가지는 영역에서는 제2 전원전압 감지부(210b)의 출력신호(det2b)가 논리레벨 로우 상태이므로, 인버터 래치에 의해 노드 N4는 논리레벨 하이 상태를 유지한다. 한편, 전원전압(VDD)이 계속 상승하여 제2 임계 레벨에 이르면 제2 전원전압 감지부(210b)의 출력신호(det2b)가 논리레벨 하이로 천이하게 되며, 이에 따라 트리거부(220)의 NMOS 트랜지스터(MN3)가 턴온되어 노드 N4를 논리레벨 로우로 만들게 된다. 인버터 래치의 출력신호는 버퍼부(230)에서 버퍼링되어 파워업 신호(pwrup)가 비로소 논리레벨 로우에서 하이로 천이하게 된다.
한편, 전원전압(VDD) 하강시에는 트리거부(220)의 노드 N4는 논리레벨 로우 상태를 유지하다가 전원전압(VDD)이 계속 하강하여 제2 임계 레벨에 이르면 제2 전원전압 감지부(210b)의 출력신호(det2b)가 먼저 논리레벨 로우로 천이하게 된다. 이때, 전원전압(VDD)이 제2 임계 레벨 이하이고 제1 임계 레벨 보다 높은 전압 레벨을 가지는 영역에서는 제1 전원전압 감지부(210a)의 출력신호(det1b)가 논리레벨 하이 상태이므로, 인버터 래치에 의해 노드 N4는 논리레벨 하이 상태를 유지한다. 한편, 전원전압(VDD)이 계속 하강하여 제1 임계 레벨에 이르면 제1 전원전압 감지부(210a)의 출력신호(det1b)가 논리레벨 로우로 천이하게 되며, 이에 따라 트리거부(220)의 PMOS 트랜지스터(MP3)가 턴온되어 노드 N4를 논리레벨 하이로 만들게 된다. 인버터 래치의 출력신호는 버퍼부(230)에서 버퍼링되어 파워업 신호(pwrup)가 비로소 논리레벨 하이에서 로우로 천이하게 된다.
전술한 바와 같이 본 실시예에 따른 파워업 회로는 전원전압(VDD)의 상승시에는 상대적으로 높은 임계 레벨에서 파워업 신호(pwrup)의 천이가 일어나도록 하고, 전원전압(VDD)의 하강시에는 상대적으로 낮은 임계 레벨에서 파워업 신호(pwrup)의 천이가 일어나도록 한다.
그런데, 이와 같은 전원전압(VDD)의 하강시의 동작은 파워 오프시 뿐만 아니라, 반도체 메모리 소자의 동작 중에 파워 드롭이 발생한 경우에도 적용된다. 따라서, 파워 드롭이 발생하여 전원전압(VDD)의 레벨이 일정 정도 하강하는 경우에는 상대적으로 낮은 임계 레벨을 기준으로 파워업 신호(pwrup)의 천이가 일어나기 때문에 파워업 신호(pwrup)의 비정상적인 리셋을 방지할 수 있다. 그리고, 전술한 바와 같이 파워 인가시 상대적으로 높은 전원전압(VDD) 레벨에서 파워업 신호(pwrup)의 천이가 일어나기 때문에 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면이다.
도 5를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압(Va)을 제공하기 위한 전원전압 레벨 팔로워부(300)와, 바이어스 전압(Va)에 응답하여 전원전압(VDD)의 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부(310a)와, 바이어스 전압(Va)에 응답하여 전원전압(VDD)의 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부(310b)와, 전원전압(VDD)의 하강시에 제1 전원전압 감지부(310a)로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 전원전압(VDD)의 상승시에 제2 전원전압 감지부(310b)로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부(320)와, 트리거부(320)의 출력신호를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(330)를 구비한다.
즉, 본 실시예에 따른 파워업 회로는 전술한 일 실시예의 파워업 회로와 달리 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 하나만 사용한다.
따라서, 전원전압 레벨 팔로워부(300)와 제1 전원전압 감지부(310a), 제2 전원전압 감지부(310b)를 제외한 트리거부(320), 버퍼부(330) 등의 구성은 전술한 일 실시예와 동일하며, 이에 상기 도 3과 동일한 엘리먼트에 대해서는 도면부호를 병기하지 않았다.
한편, 전원전압 레벨 팔로워부(300)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 저항(R1 및 R2)를 구비한다.
그리고, 제1 전원전압 감지부(310a)는 전원전압단(VDD)과 노드 N5 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP4)와, 접지전압단(VSS)과 노드 N5 사이에 접속되며 바이어스 전압(Va)을 게이트 입력으로 하는 NMOS 트랜지스터(MN4)와, 노드 N5로부터 출력된 제1 감지신호(det1)를 입력으로 하는 인버터(INV11)를 구비한다. 여기서, PMOS 트랜지스터(MP4)는 저항과 같은 다른 로드 소자로 대체할 수 있다.
또한, 제2 전원전압 감지부(310b)는 전원전압단(VDD)과 노드 N6 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP5)와, 접지전압단(VSS)과 노드 N6 사이에 접속되며 바이어스 전압(Va)을 게이트 입력으로 하는 NMOS 트랜지스터(MP1)와, 노드 N6으로부터 출력된 제2 감지신호(det2)를 입력으로 하는 인버터(INV12)를 구비한다. 여기서, PMOS 트랜지스터(MP5)는 저항과 같은 다른 로드 소자로 대체할 수 있다.
전술한 바와 같이 본 실시예에 따른 파워업 회로는 제1 전원전압 감지부(310a)과 제2 전원전압 감지부(310b)가 동일한 바이어스 전압(Va)을 인가받는다.
이 경우, 제1 전원전압 감지부(310a)과 제2 전원전압 감지부(310b)에서 서로 다른 전원전압(VDD) 레벨을 감지하기 위해서는 NMOS 트랜지스터(MN4, MN5)의 사이즈를 다르게 설정하거나, PMOS 트랜지스터(MP4, MP5)로 대변되는 로드 소자의 유효 저항값을 다르게 설정하면 된다.
즉, 제2 전원전압 감지부(310b)의 NMOS 트랜지스터(MN5)의 폭(width)을 제1 전원전압 감지부(310a)의 NMOS 트랜지스터(MN4)의 폭에 비해 작게 설정하면 풀다운 구동력이 떨어져 제2 감지신호(det2)가 천이하는 전원전압(VDD) 레벨(제2 임계 레벨)이 제1 감지신호(det1)가 천이하는 전원전압(VDD) 레벨(제1 임계 레벨)에 비해 상대적으로 높아진다. 또한, 제2 전원전압 감지부(310b)의 로드 PMOS 트랜지스터(MP5)의 유효 저항값이 제1 전원전압 감지부(310a)의 로드 PMOS 트랜지스터(MP4)의 유효 저항값에 비해 작게 설정하는 경우에도 같은 결과를 얻을 수 있다.
본 실시예에 따른 파워업 회로의 동작 및 작용효과는 전술한 일 실시예의 동작(도 4 참조)과 동일하므로 동작 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 버퍼부를 배치하는 경우를 일례로 들어 설명하였으나, 경우에 따라 별도의 버퍼부를 배치하지 않을 수도 있다.
전술한 본 발명은 메모리 내부 로직의 안정적인 초기화에 필요한 마진을 확보하면서 파워 드롭에 의한 파워업 신호의 비정상적인 리셋을 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 오동작을 방지하여 신뢰도를 개선하는 효과가 있다. 한편, 이러한 효과는 특히, 최근 이슈화되고 있는 낮은 동작전압을 사용하는 반도체 메모리 소자에 적용시 가장 부각될 수 있을 것이다.
도 1은 종래기술에 따른 파워업 회로를 나타낸 도면.
도 2는 상기 도 1에 도시된 파워업 회로의 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면.
도 4는 상기 도 3에 도시된 파워업 회로의 타이밍 다이어그램.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
200 : 전원전압 레벨 팔로워부
210a : 제1 전원전압 감지부
210b : 제2 전원전압 감지부
220 : 트리거부
230 : 버퍼부

Claims (21)

  1. 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;
    상기 제1 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;
    상기 제2 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및
    상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부
    를 구비하는 반도체 메모리 소자의 파워업 회로.
  2. 제1항에 있어서,
    상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  3. 제1항에 있어서,
    상기 전원전압 레벨 팔로워부는,
    전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  4. 제1항에 있어서,
    상기 제1 전원전압 감지부는,
    전원전압단과 제1 노드 사이에 접속된 제1 로드 소자;
    접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  5. 제4항에 있어서,
    상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  6. 제4항에 있어서,
    상기 제2 전원전압 감지부는,
    상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;
    상기 접지전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    상기 제2 노드에 접속된 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  7. 제6항에 있어서,
    상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  8. 제1항에 있어서,
    상기 트리거부는,
    상기 제1 감지신호에 제어 받는 풀업 수단과,
    상기 제2 감지신호에 제어 받는 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  9. 제6항에 있어서,
    상기 트리거부는,
    상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와,
    상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  10. 제9항에 있어서,
    상기 트리거부는,
    상기 제3 노드에 접속된 래치 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  11. 전원전압의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;
    상기 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;
    상기 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및
    상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부
    를 구비하는 반도체 메모리 소자의 파워업 회로.
  12. 제11항에 있어서,
    상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  13. 제11항에 있어서,
    상기 전원전압 레벨 팔로워부는 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 로드 소자를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 제1 전원전압 감지부는,
    전원전압단과 제1 노드 사이에 접속된 제1 로드 소자;
    접지전압단과 상기 제1 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  15. 제14항에 있어서,
    상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  16. 제14항에 있어서,
    상기 제2 전원전압 감지부는,
    상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;
    상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    상기 제2 노드에 접속된 제2 인버터를 구비하며,
    상기 제2 NMOS 트랜지스터의 폭이 상기 제1 NMOS 트랜지스터의 폭에 비해 작은 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  17. 제14항에 있어서,
    상기 제2 전원전압 감지부는,
    상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;
    상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    상기 제2 노드에 접속된 제2 인버터를 구비하며,
    상기 제2 로드 소자의 유효 저항값이 상기 제2 로드 소자의 유효 저항값에 비해 작은 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  18. 제16항 또는 제17항에 있어서,
    상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  19. 제11항에 있어서,
    상기 트리거부는,
    상기 제1 감지신호에 제어 받는 풀업 수단과,
    상기 제2 감지신호에 제어 받는 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  20. 제16항 또는 제17항에 있어서,
    상기 트리거부는,
    상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와,
    상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  21. 제20항에 있어서,
    상기 트리거부는,
    상기 제3 노드에 접속된 래치 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
KR1020030099598A 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로 KR100605574B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020030099598A KR100605574B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로
US10/792,064 US6961270B2 (en) 2003-12-30 2004-03-02 Power-up circuit in semiconductor memory device
DE102004010353A DE102004010353A1 (de) 2003-12-30 2004-03-03 Einschalt-Schaltung in einer Halbleiterspeichervorrichtung
TW093105834A TWI261265B (en) 2003-12-30 2004-03-05 Power-up circuit in semiconductor memory device
JP2004096633A JP2005196929A (ja) 2003-12-30 2004-03-29 半導体メモリ素子のパワーアップ回路
CNB2004100424005A CN100419911C (zh) 2003-12-30 2004-05-28 半导体存储器件的激活电路
JP2009239836A JP5102268B2 (ja) 2003-12-30 2009-10-16 半導体メモリ素子のパワーアップ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099598A KR100605574B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로

Publications (2)

Publication Number Publication Date
KR20050068332A true KR20050068332A (ko) 2005-07-05
KR100605574B1 KR100605574B1 (ko) 2006-07-28

Family

ID=34698708

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099598A KR100605574B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로

Country Status (6)

Country Link
US (1) US6961270B2 (ko)
JP (2) JP2005196929A (ko)
KR (1) KR100605574B1 (ko)
CN (1) CN100419911C (ko)
DE (1) DE102004010353A1 (ko)
TW (1) TWI261265B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746610B1 (ko) * 2005-12-29 2007-08-08 주식회사 하이닉스반도체 파워-업 신호 발생 장치
KR100806120B1 (ko) * 2006-08-22 2008-02-22 삼성전자주식회사 내부 전원전압 발생회로 및 내부 전원전압 발생방법
KR101145315B1 (ko) * 2009-12-29 2012-05-16 에스케이하이닉스 주식회사 내부전압발생회로
US8633742B2 (en) 2010-07-06 2014-01-21 Hynix Semiconductor Inc. Circuit and method for generating power-up signal
KR101418122B1 (ko) * 2007-12-29 2014-07-11 엘지디스플레이 주식회사 인버터
US9501123B2 (en) 2013-12-30 2016-11-22 SK Hynix Inc. Semiconductor apparatus

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648857B1 (ko) * 2005-03-31 2006-11-24 주식회사 하이닉스반도체 파워업 신호 발생 장치 및 그 생성 방법
KR100656463B1 (ko) 2005-12-28 2006-12-11 주식회사 하이닉스반도체 파워-업 회로 및 이를 포함하는 반도체 메모리 장치
KR100735678B1 (ko) 2006-01-05 2007-07-04 삼성전자주식회사 초기화 신호 생성 회로
KR100806127B1 (ko) 2006-09-06 2008-02-22 삼성전자주식회사 피크 커런트를 감소시키는 파워 게이팅 회로 및 파워게이팅 방법
KR100909636B1 (ko) * 2008-03-18 2009-07-27 주식회사 하이닉스반도체 듀얼 파워 업 신호 발생 회로
JP5547451B2 (ja) * 2009-10-13 2014-07-16 ラピスセミコンダクタ株式会社 パワーオンリセット回路
CN103871458B (zh) * 2012-12-07 2018-05-01 三星电子株式会社 集成电路及其数据处理方法、解码器、存储器
US10224922B1 (en) * 2018-04-04 2019-03-05 Stmicroelectronics International N.V. Biasing cascode transistor of an output buffer circuit for operation over a wide range of supply voltages

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345422A (en) * 1990-07-31 1994-09-06 Texas Instruments Incorporated Power up detection circuit
JPH04288609A (ja) * 1991-03-18 1992-10-13 Matsushita Electric Ind Co Ltd 電源電圧検出回路
US5345424A (en) * 1993-06-30 1994-09-06 Intel Corporation Power-up reset override architecture and circuit for flash memory
JPH07169912A (ja) * 1993-12-13 1995-07-04 Sony Corp 基板電圧制御回路
EP0667457B1 (en) * 1994-02-15 1998-07-15 Smc Corporation Spool type change-over valve
US5710741A (en) * 1994-03-11 1998-01-20 Micron Technology, Inc. Power up intialization circuit responding to an input signal
US5477176A (en) 1994-06-02 1995-12-19 Motorola Inc. Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory
KR0153603B1 (ko) 1995-05-16 1998-12-15 김광호 반도체 장치의 파워-업 리세트신호 발생회로
US5557579A (en) * 1995-06-26 1996-09-17 Micron Technology, Inc. Power-up circuit responsive to supply voltage transients with signal delay
CN1092335C (zh) * 1995-08-21 2002-10-09 松下电器产业株式会社 电压检测电路、电源通－断复位电路及半导体装置
US5510741A (en) * 1995-08-30 1996-04-23 National Semiconductor Corporation Reset and clock circuit for providing valid power up reset signal prior to distribution of clock signal
JP3592423B2 (ja) * 1996-01-26 2004-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
JPH09232941A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 半導体装置及び昇圧回路
KR100252474B1 (ko) * 1996-12-14 2000-05-01 윤종용 파워 검출 회로
JP3750288B2 (ja) * 1997-07-03 2006-03-01 セイコーエプソン株式会社 半導体集積装置
JPH1131956A (ja) * 1997-07-10 1999-02-02 Toshiba Corp リセット信号発生回路
US5889416A (en) * 1997-10-27 1999-03-30 Cypress Semiconductor Corporation Symmetrical nand gates
JP3935266B2 (ja) * 1998-05-08 2007-06-20 松下電器産業株式会社 電圧検知回路
US6157579A (en) * 1998-07-31 2000-12-05 Stmicroelectronics S.R.L. Circuit for providing a reading phase after power-on-reset
JP3802239B2 (ja) * 1998-08-17 2006-07-26 株式会社東芝 半導体集積回路
US6473852B1 (en) * 1998-10-30 2002-10-29 Fairchild Semiconductor Corporation Method and circuit for performing automatic power on reset of an integrated circuit
JP3865283B2 (ja) * 1999-05-26 2007-01-10 松下電器産業株式会社 半導体集積回路
JP2001285046A (ja) * 2000-03-31 2001-10-12 Hitachi Ltd リセット信号生成回路および半導体集積回路
US6418075B2 (en) * 2000-07-21 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
KR100394757B1 (ko) * 2000-09-21 2003-08-14 가부시끼가이샤 도시바 반도체 장치
KR100618688B1 (ko) * 2000-10-24 2006-09-06 주식회사 하이닉스반도체 파워업 회로
JP2003347911A (ja) * 2002-05-30 2003-12-05 Renesas Technology Corp 半導体集積回路
KR100427034B1 (ko) * 2002-07-22 2004-04-14 주식회사 하이닉스반도체 반도체 장치의 피워온리셋 회로

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746610B1 (ko) * 2005-12-29 2007-08-08 주식회사 하이닉스반도체 파워-업 신호 발생 장치
KR100806120B1 (ko) * 2006-08-22 2008-02-22 삼성전자주식회사 내부 전원전압 발생회로 및 내부 전원전압 발생방법
KR101418122B1 (ko) * 2007-12-29 2014-07-11 엘지디스플레이 주식회사 인버터
KR101145315B1 (ko) * 2009-12-29 2012-05-16 에스케이하이닉스 주식회사 내부전압발생회로
US8633742B2 (en) 2010-07-06 2014-01-21 Hynix Semiconductor Inc. Circuit and method for generating power-up signal
US9501123B2 (en) 2013-12-30 2016-11-22 SK Hynix Inc. Semiconductor apparatus

Also Published As

Publication number Publication date
JP2010080047A (ja) 2010-04-08
US20050141287A1 (en) 2005-06-30
US6961270B2 (en) 2005-11-01
KR100605574B1 (ko) 2006-07-28
JP2005196929A (ja) 2005-07-21
TWI261265B (en) 2006-09-01
JP5102268B2 (ja) 2012-12-19
CN100419911C (zh) 2008-09-17
CN1637943A (zh) 2005-07-13
TW200522083A (en) 2005-07-01
DE102004010353A1 (de) 2005-07-28

Similar Documents

Publication Publication Date Title
KR100562636B1 (ko) 반도체 메모리 소자의 파워업 회로
JP5102268B2 (ja) 半導体メモリ素子のパワーアップ回路
KR100551074B1 (ko) 반도체 메모리 소자의 파워업 회로
KR100231951B1 (ko) 반도체 집적회로
US5612642A (en) Power-on reset circuit with hysteresis
US20060103437A1 (en) Power-on reset circuit
JP2005252481A (ja) 半導体装置
KR100566308B1 (ko) 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법
KR100299816B1 (ko) 전압발생회로
KR20080060374A (ko) 반도체 소자의 파워업 회로
KR100650816B1 (ko) 내부 회로 보호 장치
KR100633598B1 (ko) 하프 전원 전압 발생 회로
JP4440214B2 (ja) 半導体装置
KR19990037363A (ko) 반도체 집적 회로
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100265594B1 (ko) 파워-업회로
KR100715601B1 (ko) 파워온 리셋 회로
KR100231430B1 (ko) 반도체 메모리소자의 데이터출력 버퍼회로
KR100256129B1 (ko) 기판 바이어스전위 발생장치
KR100596790B1 (ko) 고전압 발생기
KR100269619B1 (ko) 저전압 검출회로
KR20060075946A (ko) 반도체 소자의 파워업 회로
KR100807595B1 (ko) 반도체 메모리 장치
JP2010118802A (ja) パワーオンリセット回路
JPH07154235A (ja) 出力回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 14