CN100419911C - 半导体存储器件的激活电路 - Google Patents

Abstract

一种激活电路，包括：电源电压电平跟随器单元，用于输出与电源电压成比例升高或降低的第一偏压以及第二偏压；第一电源电压侦测单元，用于当电源电压降低时，侦测第一临界电压电平，在该第一临界电压电平处，激活信号的逻辑电平响应所述第一偏压而被改变；第二电源电压侦测单元，用于当电源电压升高时，侦测第二临界电压电平，在该第二临界电压电平处，激活信号的逻辑电平响应所述第二偏压而被改变；以及触发器单元，用于产生输出信号，以此来响应该电源电压降低时自第一电源电压侦测单元输出的第一侦测信号，或该电源电压升高时自第二电源电压侦测单元输出的第二侦测信号，其中所述第二临界电压电平高于第一临界电压电平。

Description

半导体存储器件的激活电路

技术领域

本发明涉及一种半导体器件，尤其涉及一种用于半导体存储器件的激活电路。

背景技术

在一半导体存储器件当中，设置有各种不同的内部逻辑与一内部电压产生区块，用于稳定被包含在一半导体存储器件当中的元件的操作。在该半导体存储器件被正常地操作之前，该内部逻辑应当被初始化为一个预定的状态。

该内部电压产生区块提供一偏压Va给该内部逻辑。在供应一电源电压VDD之后，若该内部电压并没有达到一适当的电压电平时，就会产生一些问题，诸如造成半导体存储器件的可靠性下降的闭锁(latch-up)现象。因此，一半导体存储器件设置有一激活电路，其用于初始化该内部逻辑，并且预防由于不稳定的内部电压造成的闭锁现象。

当一半导体存储器件在他的初始状态开始被供应一电源电压VDD时，该激活电路控制该内部逻辑，使得该内部逻辑能够在电源电压VDD的电压电平高于电源电压VDD的临界电压电平之后被操作。

自激活电路输出的激活信号会侦测该电源电压VDD的电压电平的上升，从而当电源电压VDD的电压电平高于临界电压电平时，该激活信号从一逻辑低电平变为逻辑高电平。

在另一方面，若该电源电压VDD的电压电平低于该临界电压电平，则该激活信号变成一逻辑低电平。

通常来说，在电源电压VDD被供应到该半导体存储器件之后，如果该激活信号在一逻辑低电平，则内部逻辑中的闭锁器被初始化为一预定的状态，并且该内部电压产生区块也被初始化。

同时，该临界电压电平是一个让该内部逻辑正常操作的必要电压电平。为了让模拟电路被稳定的初始化，该临界电压电平通常被设定高于一金属氧化物半导体(MOS)晶体管的门限电压。

图1为一概要的电路图，显示包含在一半导体存储器件中的常规激活电路。

如图所示，该常规激活电路包括一电源电压电平跟随器单元100、一电源电压触发器单元110以及一缓冲单元120。

该电源电压电平跟随器单元100产生一偏压Va，其关于电源电压VDD成比例地线性升高或减少。该电源电压触发器单元110用于侦测：为响应该偏压Va，该电源电压VDD的电压电平变成其临界电压电平。该缓冲单元120缓冲从该电源电压触发器单元110输出的一侦测闩信号(detectbar signal)detb，用于产生一激活信号pwrup。

这里，该电压电平跟随器100上设置有连接在该电源电压VDD与一接地电压VSS间的第一电阻器R1与第二电阻器R2，用于电压分配。

该电源电压触发器单元110包括一P沟道金属氧化物半导体(PMOS)晶体管MPO、一N沟道金属氧化物半导体(NMOS)晶体管MNO与第一反相器INVO。

该PMOS晶体管MPO连接于介于电源电压VDD与节点N1之间，并且其栅极连接于接地电压VSS。该NMOS晶体管MNO连接于接地电压VSS与结点N1之间，并且其栅极连接于偏压Va。该第一反相器INVO接收来自该结点N1的侦测信号det，以输出该侦测闩信号detb。这里，该PMOS晶体管MPO能够被与该PMOS晶体管MPO具有相同有效电阻的其它负载元件所替代。

同时，该缓冲单元120设置有多个反相器INV1到INV4，用于接收该侦测闩信号detb，以输出该激活信号pwrup。

图2为一时序图，显示如图1所示的激活电路的运作。

从电源电压电平跟随器单元100输出的偏压Va遵循如下所示的公式。

$\mathrm{Va}=\frac{R2}{R1+R2}\×\mathrm{VDD}$                   公式1

就是说，该偏压Va随该电源电压VDD的电压电平升高而升高。如果该偏压Va升高到大于NMOS晶体管MNO的门限电压，该NMOS晶体管MNO开启并且该侦测信号det取决于该PMOS晶体管MPO与该NMOS晶体管MNO上的电流而被改变。

在一初始状态，该侦测信号det随该电源电压VDD而升高。之后，随着该偏压Va的升高，该NMOS晶体管MNO具有一升高的电流并且该侦测信号det在一预定的电源电压VDD的电压电平处变为逻辑低电平。在此同时，当侦测信号det的电平越过第一反相器INVO的逻辑门限值时，侦测闩信号detb的电平随着电源电压VDD而升高。自第一反相器INVO输出的侦测闩信号detb在缓冲单元120被缓冲并且输出，作为逻辑高电平的激活信号pwrup。

同时，若该半导体存储器件被关闭，当该电源电压VDD变为低于临界电压电平时，该电源电压电平跟随器单元110将该激活信号pwrup变为逻辑低电平。

然而，当该半导体存储器件在电源电压VDD稳定之后能够被正常地操作时，却可能发生由于一电源噪声或一电阻的电力消耗造成的电源电压VDD的瞬间下降。因此，在侦测到瞬间功率下降之后习知的激活电路可能会重置该激活信号pwrup到一个逻辑低电平。

由于用于一半导体存储器件的操作电压随着技术的进步而倾向于具有一低电压电平，上述问题可能在操作该半导体存储器件时发生。

随着该电源电压VDD再次稳定，该激活信号pwrup重新回到逻辑高电平。然而，该激活信号pwrup的重置可能导致该半导体存储器件的不正确操作。

因此，令人满意的是降低电源电压VDD的临界电压电平，以用于预防激活信号pwrup的不正常重置。

然而，若临界电压电平被降低了，包含在该半导体存储器件中的内部逻辑，在导致内部逻辑的不稳定初始化的一低电压电平处被初始化。

因此，通过使用该常规的激活电路来预防激活信号pwrup的不正常重置以及增加用于内部逻辑的稳定初始化的足够边界几乎是不可能的。

发明内容

因此，本发明的一个目的是提供一种使用在能预防激活信号的不正常重置以及增加内部逻辑的稳定初始化的足够边界的半导体存储器件的激活电路。

根据本发明的一个方面，提供一种电源电压电平跟随器单元，用于输出第一偏压与第二偏压，其与一电源电压成比例地升高或降低；第一电源电压侦测单元，用于当电源电压降低时，侦测第一临界电压电平，在该第一临界电压电平处，激活信号的逻辑电平响应第一偏压而被改变；第二电源电压侦测单元，用于当电源电压升高时，侦测第二临界电压电平，在该第二临界电压电平处，激活信号的逻辑电平响应第二偏压而被改变；以及一触发器单元，用于产生输出信号，以此来响应该电源电压降低时自第一电源电压侦测单元输出的第一侦测信号，或该电源电压升高时自第二电源电压侦测单元输出的第二侦测信号，其中该第二临界电压电平高于第一临界电压电平。

根据本发明的另一方面，提供一种电源电压电平跟随器单元，用于输出一偏压，其与电源电压成比例地升高或降低；第一电源电压侦测单元，用于当电源电压降低时，侦测第一临界电压电平，在该第一临界电压电平处，该激活信号的逻辑电平响应该偏压而被改变；第二电源电压侦测单元，用于当电源电压升高时，侦测第二临界电压电平，在该第二临界电压电平处，该激活信号的逻辑电平响应该偏压而被改变；以及一触发器单元，用于产生输出信号，以此来响应该电源电压降低时自该第一电源电压侦测单元输出的第一侦测信号，或该电源电压升高时自第二电源电压侦测单元输出的第二侦测信号，其中该第二临界电压电平高于第一临界电压电平。

附图说明

通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中：

图1为一概要的电路图，显示一常规激活电路；

图2为一时序图，显示如图1所示的激活电路的运作；

图3为一概要的电路图，说明本发明第一最佳实施例的激活电路；

图4为一时序图，显示如图3所示的激活电路的运作；以及

图5为一电路图，说明本发明第二最佳实施例的激活电路。

具体实施方式

下面参考附图详细描述本发明的半导体存储器件。

图3为一概要的电路图，说明本发明第一最佳实施例的用于半导体存储器件的激活电路。

如图所示，该激活电路包括一电源电压电平跟随器单元200、第一电源电压侦测单元210A、第二电源电压侦测单元210B、一触发器单元220以及一缓冲单元230。

该电源电压电平跟随器单元200产生第一偏压V1以及第二偏压V2，其与电源电压VDD的电压电平成比例地线性升高或降低。

该第一电源电压侦测单元210A用来侦测：为了响应第一偏压V1，电源电压VDD的电压电平变成电源电压VDD的第一临界电压电平，并因此输出第一侦测闩信号det1b。该第二电源电压侦测单元210B用来侦测：为了响应第二偏压V2，电源电压VDD的电压电平变成电源电压VDD的第二临界电压电平，并因此输出第二侦测闩信号det2b。这里，该第二临界电压电平被设定高于第一临界电压电平。

该触发器单元220产生输出信号，以此来响应电源电压VDD减少时的第一侦测闩信号det1b，或者反相该触发器单元的输出信号，以此来响应电源电压VDD升高时的第二侦测闩信号det2b。

该缓冲单元230缓冲从触发器单元220输出的输出信号，以输出一激活信号pwrup。

该电源电压电平跟随器单元200包括串行连接于电源电压VDD以及一接地电压VSS之间的第一电阻器R1、第二电阻器R2与第三电阻器R3，用于电压分配。这里，该第一到第三电阻器R1到R3能够被诸如金属氧化物半导体(MOS)晶体管等有源元件所替代。

该第一电源电压侦测单元210A包括第一P沟道金属氧化物半导体(PMOS)晶体管MP1、第一N沟道金属氧化物半导体(NMOS)晶体管MN1以及第一反相器INV5。

该第一PMOS晶体管MP1连接于该电源电压VDD与第一结点N2之间，并且该第一PMOS晶体管MP1的栅极连接于该接地电压VSS。该第一NMOS晶体管MN1连接于该接地电压VSS与该第一节点N2之间，并且该NMOS晶体管MN1的栅极接收该第一偏压V1。该第一反相器INV5从第一结点N2接收第一侦测信号det1。这里，该第一PMOS晶体管MP1能够被诸如电阻器等其它的负载元件所取代。

该第二电源电压侦测单元210B包含第二PMOS晶体管MP2、第二NMOS晶体管MN2以及第二反相器INV6。

该第二PMOS晶体管MP2连接于该电源电压VDD与第二结点N3之间，并且该第二PMOS晶体管MP2的栅极连接于该接地电压VSS。该第二NMOS晶体管MN2连接于该接地电压VSS与该第二节点N3之间，并且该第二NMOS晶体管MN2的栅极接收该第二偏压V2。该第二反相器INV6从该第二节点N3接收第二侦测信号det2。这里，该第二PMOS晶体管MP2能够被诸如电阻器等其它的负载元件所取代。

该触发器单元220包括第三PMOS晶体管MP3、第三NMOS晶体管MN3以及一由第三与第四反相器INV7与INV8所形成的反相器闭锁。

该第三PMOS晶体管MP3连接于该电源电压VDD与第三结点N4之间，并且该第三PMOS晶体管MP3的栅极接收自该第一电源电压侦测单元210A输出的第一侦测闩信号det1b。该第三NMOS晶体管MN3连接于该接地电压VSS以及该第三结点N4之间，并且该第三NMOS晶体管MN3的栅极从该第二电源电压侦测单元210B接收该第二侦测闩信号det2b。

该缓冲单元230包括第五与第六反相器INV9与INV10，用于缓冲一自触发器单元220输出的输出信号，以输出该激活信号pwrup。

图4为一时序图，显示如图3所示的激活电路的运作。

参考图3与图4，下面描述激活电路的操作。

该第一与第二偏压V1与V2分别遵循如下数学公式。

$V1=\frac{R2+R3}{R1+R2+R3}\×\mathrm{VDD}$                  公式2

$V1=\frac{R3}{R1+R2+R3}\×\mathrm{VDD}$                  公式3

就是说，在该电源电压VDD开始被供应到该激活电路之后，随着该电源电压VDD升高，该第一偏压V1与该电源电压VDD成比例地升高。由于该第一NMOS晶体管MN1截止，该第一侦测信号det1也同样地与该电源电压VDD成比例地升高。之后，假使该第一偏压V1变为高于该第一NMOS晶体管MN1的门限电压，该第一NMOS晶体管MN1会导通。之后，该第一侦测信号det1的信号电平变为逻辑低电平。因此，该第一侦测闩信号det1b从第一反相器INV5输出为逻辑高电平，并且其与该电源电压VDD成比例地升高。

同样地，假使该第二偏压V2变为高于该第二NMOS晶体管MN2的门限电压，该第二NMOS晶体管MN2会导通。之后，该第二侦测信号det2的信号电平变为逻辑低电平。因此，该第二侦测闩信号det2b从第二反相器INV6输出为逻辑高电平，并且其与该电源电压VDD成比例地升高。

同时，由于该第一偏压V1一直高于第二偏压V2，因此当该电源电压VDD升高时，该第一NMOS晶体管MN1早于第二NMOS晶体管MN2导通。因此，在电源电压VDD的电压电平高于第一侦测信号det1的逻辑电平发生改变的情况下的电源电压VDD的电压电平时，该第二侦测信号det2的逻辑电平被改变。

在另一方面，当该电源电压VDD降低时，该第二NMOS晶体管MN2比第一NMOS晶体管MN1更早被截止。因此，在电源电压VDD的电压电平低于第二侦测信号det2的逻辑电平发生改变的情况下的电源电压VDD的电压电平时，该第一侦测信号det1的逻辑电平被改变。

该第一临界电压电平是该电源电压VDD的、第一侦测信号的逻辑电平发生改变的情况下的电压电平，并且该第二临界电压电平是该电源电压VDD的、第二侦测信号的逻辑电平发生改变的情况下的电压电平。

当该电源电压VDD开始被供应到该激活电路时，该第一与第二侦测闩信号det1b与det2b为逻辑低电平。因此，位于该第三节点N4的电压电平通过第三PMOS晶体管MP3而与电源电压VDD成比例地升高。

若该电源电压VDD升高到该第一临界电压电平，该第一侦测闩信号det1b变成逻辑高电平。当该电源电压VDD介于该第一临界电压电平与该第二临界电压电平之间时，该第二侦测闩信号det2b的逻辑电平维持逻辑低电平。因此，由于包含在触发器单元220中的反相器闭锁，该第三结点N4停留在逻辑高电平。

之后，若该电源电压VDD升高到第二临界电压电平，该第二侦测闩信号det2b的逻辑电平变为逻辑高电平。因此，该第三NMOS晶体管MN3被导通，将该第三节点N4的逻辑电平变为逻辑低电平。因此，在反相器闭锁的输出信号被缓冲单元230缓冲之后，该激活信号pwrup变成逻辑高电平。

之后，若该电源电压VDD降低到第二临界电压电平，该第二侦测闩信号det2b的逻辑电平变为逻辑低电平。当该电源电压VDD介于该第二临界电压电平与该第一临界电压电平之间时，该第一侦测闩信号det1b的逻辑电平维持逻辑高电平。因此，由于反相器闭锁，该第三结点N4停留在逻辑低电平。

之后，若该电源电压VDD降低到第一临界电压电平，该第一侦测闩信号det1b的逻辑电平变为逻辑低电平。因此，该第三PMOS晶体管MP3被导通，将该第三节点N4的逻辑电平变为逻辑高电平。因此，该激活信号pwrup变成逻辑低电平。

如上所述，当该电源电压VDD升高时，该激活信号pwrup的逻辑电平在一相对高的临界电压电平(即第二临界电压电平)被改变。然而，当该电源电压VDD降低时，该激活信号pwrup的逻辑电平在一相对低的临界电压电平(即第一临界电压电平)被改变。

该电源电压不仅仅在半导体存储器件关闭时降低，也在该半导体存储器件工作时发生功率下降时降低。理想情况是，激活信号pwrup的逻辑电平在半导体存储器件正常操作时不被改变。由于该第一临界电压电平被设定为，与引起电源降低的电压电平相比较低，因此本发明的激活电路能够预防由于电源降低所造成的激活信号pwrup的不正常重置。另外，由于该第二临界电压电平被设定得相对高，因此能够获得用于内部逻辑的稳定初始化的足够边界。

图5为一电路图，说明本发明的第二最佳实施例的激活电路。

如图所示，该激活电路包括一电源电压电平跟随器单元300、第一电源电压侦测单元310A、第二电源电压侦测单元310B、一触发器单元320以及一缓冲单元330。

该电源电压电平跟随器单元300输出一偏压Va，其对一电源电压VDD成比例地线性升高或降低。

该第一电源电压侦测单元310A用于侦测该电源电压VDD的电压电平变成电源电压VDD的第一临界电压电平，以响应于该偏压Va。

该第二电源电压侦测单元310B用于侦测该电源电压VDD的电压电平变成电源电压VDD的第二临界电压电平，以响应于该偏压Va。这里该第二临界电压电平高于第一临界电压电平。

该触发器单元320在电源电压VDD降低时，产生输出信号，以响应第一侦测闩信号det1b，或者是在电源电压VDD升高时，产生输出信号，以响应第二侦测闩信号det2b。

该缓冲单元330缓冲来自触发器单元320的一输出信号，以输出一激活信号pwrup。

如上所述，第二最佳实施例的激活电路与图3所示的激活电路相同，除了使用单个偏压之外。

因此，该触发器单元320以及该缓冲单元330分别与图3所示的触发器单元220与缓冲单元230相同。因而，省略对触发器单元320以及缓冲单元330中的组件的详细描述。

同时，该电源电压电平跟随器单元300包括串行连接于电源电压VDD以及接地电压VSS之间的第一电阻器R4以及第二电阻器R5，用于电压分配。

该第一电源电压侦测单元310A包含第一PMOS晶体管MP4、第一NMOS晶体管MN4以及第一反相器INV11。

该第一PMOS晶体管MP4连接于该电源电压VDD与第一结点N5之间，并且该第一PMOS晶体管MP4的栅极连接于该接地电压VSS。该第一NMOS晶体管MN4连接于该接地电压VSS与该第一节点N5之间，并且该第一NMOS晶体管MN4的栅极接收该偏压Va。该第一反相器INV11从第一结点N5接收第一侦测信号det1。这里，该第一PMOS晶体管MP4能够被诸如电阻器等其它的负载元件所取代。

该第二电源电压侦测单元310B包含第二PMOS晶体管MP5、第二NMOS晶体管MN5以及第二反相器INV12。

该第二PMOS晶体管MP5连接于该电源电压VDD与第二结点N6之间，并且该第二PMOS晶体管MP6的栅极连接于该接地电压VSS。该第二NMOS晶体管MN5连接于该接地电压VSS与该第二节点N6之间，并且该第二NMOS晶体管MN5的栅极接收该偏压Va。该第二反相器INV12从该第二节点N6接收第二侦测信号det2。这里，该第二PMOS晶体管MP5能够被诸如电阻器等其它的负载元件所取代。

如上所述，该第一与第二电源电压侦测单元310A与3102接收相同的电压信号(即偏压Va)。因此，第一与第二NMOS晶体管MN4与MN5的尺寸被设定为互相不同的，或者第一与第二NMOS晶体管MN4与MN5的有效电阻被设定为互相不同的，以致于该第一与第二电源电压侦测单元310A与310B能够侦测电源电压VDD的不同电压电平。

就是说，假使该第二NMOS晶体管MN5的宽度被设定为比第一NMOS晶体管MN4的宽度窄，第二NMOS晶体管MN5的操作电源会成为相对弱于第一NMOS晶体管MN4的操作电源。

因此，第二侦测信号det2的逻辑电平发生改变的情况下的第二临界电压电平一直高于第一侦测信号det1的逻辑电平发生改变的情况下的第一临界电压电平。

相同的，若第二PMOS晶体管MP5的有效电阻小于第一PMOS晶体管MP4的有效电阻，也可得到同样的结果。

第二最佳实施例的激活电路的操作与图3所示的激活电路的操作相同。

因此本发明的第一以及第二最佳实施例的激活电路，能够预防由于电源降低引起的激活信号的不正常重置，并且供应一有效电压电平，用于半导体存储器件中的内部逻辑的稳定初始化。该激活电路因此能够提高半导体存储器件的稳定性。

虽然结合具体实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (24)

1. 一种用于半导体存储器件的激活电路，包括：

电源电压电平跟随器单元，用于输出与电源电压成比例升高或降低的第一偏压以及第二偏压；

第一电源电压侦测单元，用于当电源电压降低时，侦测第一临界电压电平，在该第一临界电压电平处，激活信号的逻辑电平响应所述第一偏压而被改变；

第二电源电压侦测单元，用于当电源电压升高时，侦测第二临界电压电平，在该第二临界电压电平处，激活信号的逻辑电平响应所述第二偏压而被改变；以及

触发器单元，用于产生输出信号，以此来响应该电源电压降低时自第一电源电压侦测单元输出的第一侦测信号，或该电源电压升高时自第二电源电压侦测单元输出的第二侦测信号，其中所述第二临界电压电平高于第一临界电压电平。

2. 如权利要求1所述的激活电路，还包括缓冲单元，用于缓冲来自所述触发器单元的输出信号，从而输出所述激活信号。

3. 如权利要求1所述的激活电路，其特征在于：所述电源电压电平跟随器单元包括第一负载元件、第二负载元件以及第三负载元件，全部连接在电源电压与接地电压之间，用于向所述第一负载元件与所述第二负载元件之间的第一共同节点输出所述第一偏压，并且向所述第二负载元件与所述第三负载元件之间的第二共同节点输出所述第二偏压。

4. 如权利要求1所述的激活电路，其特征在于：所述第一电源电压侦测单元包括：

连接于所述电源电压与第一节点之间的第一负载元件；

连接于所述第一节点与接地电压之间的第一NMOS晶体管，用于通过其栅极接收所述第一偏压；以及

连接至所述第一节点的第一反相器。

5. 如权利要求4所述的激活电路，其特征在于：所述第一负载元件被具体化为一PMOS晶体管，其连接于所述电源电压与所述第一节点之间，并且其栅极连接于所述接地电压。

6. 如权利要求4所述的激活电路，其特征在于：所述第二电源电压侦测单元包括：

连接于所述电源电压与第二节点之间的第二负载元件；

连接于所述第二节点与所述接地电压之间的第二NMOS晶体管，用于通过其栅极接收所述第二偏压；以及

连接至所述第二节点的第二反相器。

7. 如权利要求6所述的激活电路，其特征在于：所述第二负载元件被具体化为一PMOS晶体管，其连接于所述电源电压与所述第二节点之间，并且其栅极连接于所述接地电压。

8. 如权利要求1所述的激活电路，其特征在于：所述触发器单元包括：

由所述第一侦测信号控制的上拉(pull-up)单元；以及

由所述第二侦测信号控制的下拉(pull-down)单元。

9. 如权利要求6所述的激活电路，其特征在于：所述触发器单元包括：

PMOS晶体管，其连接于所述电源电压与第三节点之间，并且通过其栅极接收所述第一侦测信号；以及

第三NMOS晶体管，其连接于所述接地电压与所述第三节点之间，并且通过其栅极接收第二侦测信号。

10. 如权利要求9所述的激活电路，其特征在于：所述触发器单元还包括用于反相所述第三节点上施加的信号的闭锁单元。

11. 一种用于半导体存储器件的激活电路，包括：

电源电压电平跟随器单元，用于输出与电源电压成比例升高或降低的偏压；

第一电源电压侦测单元，用于当电源电压降低时，侦测第一临界电压电平，在该第一临界电压电平处，激活信号的逻辑电平响应所述偏压而被改变；

第二电源电压侦测单元，用于当电源电压升高时，侦测第二临界电压电平，在该第二临界电压电平处，激活信号的逻辑电平响应所述偏压而被改变；以及

触发器单元，用于产生输出信号，以此来响应该电源电压降低时自第一电源电压侦测单元输出的第一侦测信号，或该电源电压升高时自第二电源电压侦测单元输出的第二侦测信号，其中所述第二临界电压电平高于第一临界电压电平。

12. 如权利要求第11所述的激活电路，还包括缓冲单元，用于缓冲来自所述触发器单元的输出信号，从而输出所述激活信号。

13. 如权利要求11所述的激活电路，其特征在于：所述电源电压电平跟随器单元包括串联连接于电源电压与接地电压之间的第一负载元件以及第二负载元件，用于电压分配。

14. 如权利要求11所述的激活电路，其特征在于：所述第一电源电压侦测单元包括：

连接于所述电源电压与第一节点之间的第一负载元件；

连接于所述第一节点以及接地电压之间的第一NMOS晶体管，用于通过所述第一NMOS晶体管的栅极接收所述偏压；以及

连接至所述第一节点的第一反相器。

15. 如权利要求14所述的激活电路，其特征在于：所述第一负载元件被具体化为一PMOS晶体管，其连接于所述电源电压与所述第一节点之间，并且其栅极连接于所述接地电压。

16. 如权利要求14所述的激活电路，其特征在于：所述第二电源电压侦测单元包括：

连接于所述电源电压与第二节点之间的第二负载元件；

连接于所述第二节点与所述接地电压之间的第二NMOS晶体管，用于通过其栅极接收所述偏压；以及

连接至所述第二节点的第二反相器，其中所述第二NMOS晶体管的宽度比第一NMOS晶体管的宽度窄。

17. 如权利要求14所述的激活电路，其特征在于：所述第二电源电压侦测单元包括：

连接于所述电源电压与第二节点之间的第二负载元件；

连接于所述第二节点与所述接地电压之间的第二NMOS晶体管，用于通过其栅极接收所述偏压；以及

连接至所述第二节点的第二反相器，其中所述第二负载元件的有效电阻小于所述第一负载元件的有效电阻。

18. 如权利要求16所述的激活电路，其特征在于：所述第二负载元件被具体化为一PMOS晶体管，其连接于所述电源电压与所述第二节点之间，并且其栅极连接至所述接地电压。

19. 如权利要求17所述的激活电路，其特征在于：所述第二负载元件被具体化为一PMOS晶体管，其连接于所述电源电压与所述第二节点之间，并且其栅极连接至所述接地电压。

20. 如权利要求11所述的激活电路，其特征在于：所述触发器单元包括：

由第一侦测信号控制的上拉(pull-up)单元；以及

由第二侦测信号控制的下拉(pull-down)单元。

21. 如权利要求16所述的激活电路，其特征在于：所述触发器单元包括：

PMOS晶体管，其连接于所述电源电压与第三节点之间，并且通过其栅极接收所述第一侦测信号；以及

第三NMOS晶体管，其连接于所述接地电压与所述第三节点之间，并且通过其栅极接收第二侦测信号。

22. 如权利要求17所述的激活电路，其特征在于：所述触发器单元包括：

PMOS晶体管，其连接于所述电源电压与第三节点之间，并且通过其栅极接收所述第一侦测信号；以及

第三NMOS晶体管，其连接于所述接地电压与所述第三节点之间，并且通过其栅极接收第二侦测信号。

23. 如权利要求21所述的激活电路，其特征在于：所述触发器单元还包括用于反相所述第三节点上施加的信号的闭锁单元。

24. 如权利要求22所述的激活电路，其特征在于：所述触发器单元还包括用于反相所述第三节点上施加的信号的闭锁单元。

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