JP2001285046A - リセット信号生成回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のリセット信号生成回路にあっては、電
源電圧Ｖccが比較的短い時間低下したような場合には生
成されるリセット信号のパルス幅が短いため、ＬＳＩ全
体にリセット信号が充分に伝達されず、一部の回路のみ
がリセットされて残りの回路はリセットされないままと
なり、システムが誤動作するおそれがあった。 【解決手段】 電源電圧の低下を検出する電源電圧低下
検出回路（１１，１２）と、容量素子（Ｃ０）を含み電
源電圧低下検出回路からの検出信号により一旦容量の電
荷を放電しその後徐々に充電を行なうことで電圧が徐々
に変化する時定数回路（１３）と、上記容量素子の充電
電圧が所定のレベル以上になったときに出力が変化する
レベル判定回路（１４）とによりリセット信号生成回路
を構成するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路技
術さらには電源電圧低下時の半導体集積回路内部のリセ
ット信号の生成に適用して有効な技術に関し、例えばＲ
ＡＭ（ランダム・アクセス・メモリ）を内蔵したＬＳＩ
（大規模半導体集積回路）におけるリセット信号生成回
路に利用して有効な技術に関する。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化に伴い
ＲＡＭを内蔵したＬＳＩが多く見られるようになってき
た。本発明者らはＲＡＭを内蔵したＬＳＩの開発に当た
り、ＲＡＭのデータの保証について検討を行なった。

【０００３】周知のように、ＲＡＭは揮発性のメモリで
あるため電源電圧が遮断されると記憶しているデータが
失われてしまう。また、ＲＡＭを内蔵したＬＳＩにおい
ては、電源電圧が完全に遮断されるまでに至らない瞬時
的な電源電圧の低下によってもＲＡＭの保持データの一
部が破壊され、システムが誤動作するおそれがある。す
なわち、ＲＡＭを内蔵したシステムＬＳＩは、一般に外
部からのリセット信号の入力端子（以下、リセット端子
と称する）を備え、電源投入時にリセット信号による内
部回路の初期化やＲＡＭのクリアなどのイニシャライズ
が行なわれることが多い。かかるリセット端子を備えた
ＬＳＩにおいては、電源電圧が完全に遮断されると外部
のリセット信号生成回路からリセット信号が入力されて
内部が初期化されるためシステムの誤動作は回避され
る。

【０００４】ところが、電源電圧が完全に遮断されるま
でに至らない瞬時的な電源電圧の低下の場合には、外部
からリセット信号が入力されないため、ＲＡＭの保持デ
ータの一部が破壊され、システムが誤動作するおそれが
ある。そこで、本発明者らはＬＳＩ内部に電源電圧低下
検出回路を設け、電源電圧が瞬時的に低下した場合にも
リセット信号を生成してＬＳＩ内部を初期化することに
ついて検討した。

【０００５】従来、半導体集積回路には、電源電圧低下
検出回路を内蔵し、電源電圧が所定レベル以下に低下し
た際にリセット信号を生成して、半導体集積回路内部の
回路をリセットさせることで誤動作の生成を防止するよ
うにしたものがある。かかる電源電圧低下検出回路とし
ては、例えば図４に示すように、電源電圧Ｖccと接地点
との間に直列接続された抵抗Ｒ１，Ｒ２からなる抵抗分
割回路１１と、該抵抗分割回路で分割された電圧と所定
の基準電圧Ｖrefとを比較するコンパレータ１２とから
構成され、電源電圧Ｖccが所定電位以下に下がるとコン
パレータ１２の出力がロウレベルからハイレベルへ変化
するようにされたものがある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記電
源電圧検出回路にあっては、電源電圧Ｖccが比較的短い
時間低下したような場合にはコンパレータ１２の出力も
比較的短い時間だけハイレベルとされるため、このコン
パレータ出力を、内部回路のリセット信号とした場合に
は、ＬＳＩ全体にリセット信号が充分に伝達されず、一
部の回路のみがリセットされて残りの回路はリセットさ
れないままとなるなど、かえってシステムが誤動作する
原因となることがあることを見出した。

【０００７】この発明の目的は、瞬間的に電源電圧が低
下した場合にもある程度長い時間有効レベルとなるよう
なリセット信号を生成可能なリセット信号生成回路を提
供することにある。

【０００８】この発明の他の目的は、リセット信号生成
回路を備えた半導体集積回路において、瞬時的な電源電
圧の低下で生成されたリセット信号が内部回路に充分に
届かずシステムが誤動作するのを回避できるようにする
ことにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、本出願に係る第１の発明は、電
源電圧の低下を検出する電源電圧低下検出回路と、容量
素子を含み電源電圧低下検出回路からの検出信号により
一旦容量の電荷を放電しその後徐々に充電を行なうこと
で電圧が徐々に変化する時定数回路と、上記容量素子の
充電電圧が所定のレベル以上になったときに出力が変化
するレベル判定回路とによりリセット信号生成回路を構
成するようにしたものである。

【００１２】上記した手段によれば、電源電圧が低下し
ている時間が短くても上記時定数回路において容量の充
電開始後所定レベルに達するまでの所要時間分だけレベ
ル判定回路から出力される信号（リセット信号）のパル
ス幅を広げることができる。また、これによって、リセ
ット信号生成回路を備えた半導体集積回路において、瞬
時的な電源電圧の低下で生成されたリセット信号が内部
回路に充分に届かずシステムが誤動作するのを回避でき
るようになる。

【００１３】上記時定数回路において充電開始後所定レ
ベルに達するまでの所要時間はできるだけ長いのが望ま
しい。例えば、動作クロックの１０周期分以上の時間が
必要な場合、動作クロックが１ＭＨｚならば１０μsec
（マイクロ秒）以上あることが望ましい。

【００１４】また、上記時定数回路は、第１の電源電圧
端子（電源電圧Ｖcc）と第２の電源電圧端子（接地点）
との間に直列接続された定電流源および容量と、該容量
の充電側端子と上記第２電源電圧端子との間に接続され
上記コンパレータの出力によってオン、オフ制御される
スイッチとから構成することが望ましい。これによっ
て、定電流源の電流を絞り込むことができれば、容量が
比較的小さな値であっても大きな時定数が得られるよう
になる。

【００１５】さらに、上記レベル判定回路は、入力電圧
に対してヒステリシスを有するシュミット回路であるの
が望ましい。シュミット回路を用いることにより、基準
電圧が不要で回路構成が簡単になるとともに入力電圧の
ノイズによる影響も受けにくくなる。

【００１６】また、本出願に係る他の発明は、リセット
信号生成回路と内部メモリ（ＲＡＭ）とを備えた半導体
集積回路において、第１の発明のリセット信号生成回路
によりリセット信号が生成された場合に上記内部メモリ
の初期化が行なわれるように構成したものである。これ
により、電源電圧の低下によって内部メモリのデータが
破壊されても必ず初期化が行なわれるようになり、内部
メモリのデータの破壊によるシステムの誤動作を回避す
ることができる。

【００１７】さらに、望ましくは、外部からリセット信
号が入力されるリセット端子を備えた半導体集積回路に
おいて、上記リセット信号生成回路からのリセット信号
または上記リセット端子から入力されるリセット信号に
基づいて上記内部メモリの初期化が行なわれるように構
成する。これによって、内部回路を変更せずに電源電圧
の低下時に内部メモリの初期化を行なわせることができ
る。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１９】図１は、本発明に係るリセット信号生成回
路の一実施例を示す。この実施例のリセット信号生成回
路は、電源電圧Ｖccと接地点との間に直列接続された抵
抗Ｒ１，Ｒ２からなる抵抗分割回路１１と、該抵抗分割
回路１１で分割された電圧と所定の基準電圧Ｖrefとを
比較するコンパレータ１２と、容量素子Ｃ０を備え上記
コンパレータ１２の出力によって容量Ｃ０への充放電を
行なうことで電圧が徐々に変化する時定数回路１３と、
該時定数回路１３内の容量Ｃ０の充電電圧を入力電圧と
し、入力電圧に対してヒステリシスを有し該入力電圧が
所定レベル（回路の論理しきい値電圧ＶLT）以上になっ
たときに論理出力が反転するシュミット回路１４とによ
り構成されている。

【００２０】上記抵抗分割回路１１は、電源電圧Ｖccと
接地電位Ｖssとの電位差Ｖcc−Ｖssを抵抗ＲとＲ２の比
で分割した電位をその接続ノードｎ１から取り出すこと
ができる。コンパレータ１２に入力される基準電圧Ｖre
fは、特に制限されないが、この実施例ではチップ内に
設けられている基準電圧発生回路１５より供給される。
チップ内部に基準電圧発生回路を有していないＬＳＩに
おいては、外部から基準電圧Ｖrefを与えるようにして
もよい。

【００２１】上記時定数回路１３は、例えば電源電圧Ｖ
ccと接地点との間に直列接続された定電流源Ｉ０および
容量Ｃ０と、該容量Ｃ０と並列に接続され上記コンパレ
ータ１２の出力によってオン、オフ制御されるスイッチ
ＳＷ０とから構成されている。定電流源Ｉ０は、ＭＯＳ
ＦＥＴにより構成されそのゲート端子に比較的低い定電
圧Ｖａを印加して電流を絞り込むことによって、容量Ｃ
０が比較的小さな値であっても大きな時定数が得られる
ように構成されている。

【００２２】なお、実施例におけるシュミット回路１４
の代わりに時定数回路１３内の容量Ｃ０の充電電圧と基
準電圧とを比較する第２のコンパレータを用いてもよ
い。この場合、第１のコンパレータ１２の基準電圧Ｖre
fと第２のコンパレータの基準電圧は同一の電圧を用い
ることができる。さらに第１のコンパレータ１２の代わ
りにシュミット回路を用いるようにしてもよい。

【００２３】コンパレータは回路の素子数が多く基準電
圧も必要とするが、精度の高い電圧検出が可能である。
一方、シュミット回路は、コンパレータに比べるとしき
い値の精度は低いが、基準電圧が不要で入力電圧のノイ
ズによる影響も受けにくいという利点がある。従って、
どちらの特性を優先したいかによって、コンパレータと
シュミット回路とを使い分けるようにすれば良い。本実
施例においては、電源電圧の低下を検出する回路には精
度の高い回路が必要であることからコンパレータを用い
るとともに、時定数回路１３内の容量Ｃ０の充電電圧を
検出する回路は、それほど高い精度を必要としていない
リセット信号のパルス幅を決定する回路であることから
シュミット回路を用いることとした。

【００２４】この実施例のリセット信号生成回路は、例
えば図２（ａ）のように一時的に電源電圧Ｖccが低下し
た場合に、これに応じて抵抗分割回路１１の分割電位す
なわちコンパレータ１２の入力電圧Ｖin１が図２（ｂ）
のように一時的にロウレベルに変化する。すると、図２
（ｃ）のように第１のコンパレータ１２の出力Ｖout1が
ハイレベルに変化し、スイッチＳＷ０がオンされて容量
Ｃ０の電荷がディスチャージされる。これによって、図
２（ｄ）のように容量Ｃ０の充電電圧すなわち第２のコ
ンパレータ１４の入力電圧Ｖin２が一旦ロウレベルに変
化し、出力Ｖout2もロウレベルに変化する（タイミング
ｔ１）。

【００２５】そして、電源電圧Ｖccが元のレベルに復帰
した時点（タイミングｔ２）で第１のコンパレータ１２
の入力電圧Ｖin１がハイレベルに変化して第１のコンパ
レータ１２の出力がロウレベルに変化し、スイッチＳＷ
０がオフされて容量Ｃ０が定電流源Ｉ０の電流によって
充電され、その充電電圧すなわちシュミット回路１４の
入力電圧Ｖin２が徐々に高くなって行く。そして、Ｖin
２がシュミット回路１４のしきい値を超えた時点（タイ
ミングｔ３）でシュミット回路１４の出力Ｖout2がハイ
レベルに変化するようになる。

【００２６】つまり、従来のリセット信号生成回路（図
４）では、図２のｔ１−ｔ２のような短い時間（１μse
c以下）だけ有効レベルとなるようなリセット信号が生
成されていたものが、この実施例のリセット信号生成回
路にあっては、ｔ１−ｔ３のような比較的長い時間有効
レベルとなるリセット信号ＲＥＳが生成されるようにな
る。ｔ２−ｔ３は、容量Ｃ０の大きさと定電流源Ｉ０の
電流の大きさにもよるが、本発明者らが設計したＬＳＩ
においては１０μsec前後の値が得られた。

【００２７】図３は、本発明に係るリセット信号生成回
路を適用して有効なＬＳＩの一例としてＣＯＤＥＣ（符
号器復号器）の概略構成を示す。

【００２８】図３において、２１はマイクより入力され
るアナログ音声信号をディジタル信号に変換するＡＤ変
換回路、２２はスピーカへ出力する音声ディジタル信号
をアナログ信号に変換するＤＡ変換回路、２３は送信す
る信号に対してＰＣＭ（パルス符号変調）などの符号化
を行なったり受信した信号を復号するための演算を行な
うＤＳＰ（ディジタル・シグナル・プロセッサ）、２４
はＬＳＩ内部の制御および外部装置との間で音声データ
の処理のための信号のやり取りを行なう制御回路、また
２５はチップ内部のフリップフロップなどをリセットし
たりＲＡＭのデータを初期化したりするためのパワーオ
ンリセット信号ＰＲＳＴが入力されるリセット端子であ
る。なお、外部から入力されるパワーオンリセット信号
ＰＲＳＴは、一般に動作クロックの発振安定時間分が必
要とされ、数１０ｍsec（ミリ秒）以上のパルス幅を有
するように形成されたものが入力される。

【００２９】上記ＤＳＰ２３は、演算に使用する係数デ
ータ等を記憶するためのＲＡＭ２６を有しており、この
ＲＡＭ２６にはシステムの起動時にパワーオンリセット
信号ＰＲＳＴが入力されることによって制御回路２４が
行なうイニシャライズ処理により係数データ等が格納さ
れる。ＤＳＰ２３により処理された音声ディジタル信号
は制御回路２４を介してディジタル信号出力端子２７よ
り、交換器などの上位装置へ出力される。２８は交換器
などの上位装置からのディジタル信号の入力端子であ
る。

【００３０】この実施例においては、前記実施例のリセ
ット信号生成回路（電源電圧低下検出回路）１０がチッ
プ内部に設けられており、このリセット信号生成回路１
０で生成されたリセット信号ＲＥＳと上記パワーオンリ
セット信号ＰＲＳＴはＯＲゲート２９を介して制御回路
２４やチップ内部のフリップフロップなどに供給される
ように構成されている。そのため、リセット信号生成回
路１０が電源電圧の低下を検出してリセット信号ＲＥＳ
を生成しそれが制御回路２４に供給されると、制御回路
２４はイニシャライズ処理を行ない、ＤＳＰ２３内のＲ
ＡＭ２６をクリアしてから外部のＲＯＭなどのメモリか
ら初期設定値を読み出して係数データ等を再度格納し直
すように動作する。

【００３１】これによって、電源電圧の瞬時的な遮断で
ＲＡＭ２６のデータが破壊されたとしても、データの再
設定によりシステムの誤動作が防止される。また、リセ
ット信号生成回路１０から出力されるリセット信号ＲＥ
Ｓはパルス幅が比較的長いため、チップの隅々まで充分
に伝達されるようになり、一部の回路のみがリセットさ
れリセットされない回路が生じてシステムが誤動作する
ような事態も回避される。

【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例のリセット信号生成回路におけるシュミット回
路１４の代わりに所定の論理しきい値を有するインバー
タを用いても良い。また、実施例の時定数回路１３にお
ける定電流源Ｉ０の代わりに、コンパレータ１２の出力
信号によってスイッチＳＷ０と相補的にオン、オフされ
る電流スイッチおよびこれと直列に接続された抵抗から
なる回路に置き換えることも可能である。さらに、時定
数回路１３の代わりに積分回路を利用して同様な機能を
有する回路を構成することも可能である。

【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＯＤ
ＥＣ用ＬＳＩのリセット信号生成回路（電源電圧低下検
出回路）に適用した場合について説明したが、本発明は
それに限定されるものでなく、電源電圧が低下した際に
一定時間以上のリセット信号を必要とする回路一般に利
用することができる。

【００３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３５】すなわち、本発明に従うと、瞬間的に電源
電圧が低下した場合にもある程度長い時間有効レベルと
なるようなリセット信号を生成することができ、これに
よって、リセット信号生成回路を備えた半導体集積回路
において、瞬時的な電源電圧の低下で生成されたリセッ
ト信号が内部回路に充分に届かずシステムが誤動作する
のを回避できるようになる。

【図面の簡単な説明】

【図１】本発明に係るリセット信号生成回路の一実施例
を示す回路構成図である。

【図２】図１の実施例のリセット信号生成回路の動作タ
イミングを示すタイミングチャートである。

【図３】本発明のリセット信号生成回路を適用して有効
な半導体集積回路の一例としてのＣＯＤＥＣ用ＬＳＩの
概略構成を示すブロック構成図である。

【図４】従来のリセット信号生成回路の一例を示す回路
構成図である。

【符号の説明】

１０ リセット信号生成回路（電源電圧低下検出回路） １１ 抵抗分割回路 １２ コンパレータ １３ 時定数回路 １４ シュミット回路 Ｖref 基準電圧

フロントページの続き Ｆターム(参考） 5B015 JJ15 KB73 KB74 KB91 NN02 QQ10 QQ11 5B054 BB02 CC02 DD02 DD13 DD16 DD21 5J055 AX21 AX58 BX42 EY03 EY10 EY21 EZ01 EZ03 EZ10 EZ11 EZ24 EZ25 EZ29 FX32 GX01 GX04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電源電圧の低下を検出する電源電圧低下
   検出回路と、容量素子を含み上記電源電圧低下検出回路
   からの検出信号により一旦容量の電荷を放電しその後徐
   々に充電を行なうことで電圧が徐々に変化する時定数回
   路と、上記容量素子の充電電圧が所定のレベル以上にな
   ったときに出力が変化するレベル判定回路とにより構成
   されてなることを特徴とするリセット信号生成回路。
2. 【請求項２】 上記レベル判定回路は、入力電圧に対し
   てヒステリシスを有するシュミット回路であることを特
   徴とする請求項１に記載のリセット信号生成回路。
3. 【請求項３】 上記時定数回路は、第１の電源電圧端子
   と第２の電源電圧端子との間に直列接続された定電流源
   および容量と、該容量の充電側端子と上記第２電源電圧
   端子との間に接続され上記コンパレータの出力によって
   オン、オフ制御されるスイッチとから構成されているこ
   とを特徴とする請求項１または２に記載のリセット信号
   生成回路。
4. 【請求項４】 請求項１ないし３に記載のリセット信号
   生成回路と内部メモリとを備え、上記リセット信号生成
   回路によりリセット信号が生成された場合に上記内部メ
   モリの初期化が行なわれるように構成されてなることを
   特徴とする半導体集積回路。
5. 【請求項５】 外部からリセット信号が入力されるリセ
   ット端子を備え、上記リセット信号生成回路からのリセ
   ット信号または上記リセット端子より入力されるリセッ
   ト信号に基づいて上記内部メモリの初期化が行なわれる
   ように構成されてなることを特徴とする請求項４に記載
   の半導体集積回路。