JP2009232214A

JP2009232214A - リセット回路および電源制御用半導体集積回路

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Publication number: JP2009232214A
Application number: JP2008075894A
Authority: JP
Inventors: Hiroki Matsuda; 裕樹松田; Yuji Yamanaka; 祐司山中
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2008-03-24
Filing date: 2008-03-24
Publication date: 2009-10-08
Anticipated expiration: 2028-03-24
Also published as: JP5181761B2

Abstract

【課題】電源電圧が所定電圧より低い状態から上昇した場合に誤ってリセット解除信号が出力されてしまうのを回避することができるリセット回路およびそれを内蔵した電源制御用ＩＣを提供する。
【解決手段】電源電圧に比例した電圧と参照電圧とを比較する電圧比較手段（CMP0）と、該電圧比較手段によって電源電圧が所定の電位以上になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第１の遅延手段（DLY１）と、前記電圧比較手段によって電源電圧が所定の電位以下になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第２の遅延手段（DLY2）と、を備えたリセット回路において、前記第２の遅延手段は、該遅延手段内部のノードの電位を論理しきい値で判定する第２判定回路（INV3）と、前記ノードに接続され電源電圧の上昇時に該ノードの電位を引き上げるプルアップ手段（SW3,GT1）とを設けるようにした。
【選択図】図１

Description

本発明は、リセット回路およびリセット回路を内蔵した電源制御用半導体集積回路に関し、例えば充電制御回路を搭載した充電制御用ＩＣ（半導体集積回路）に利用して有効な技術に関する。

二次電池の充電装置には、充電電流を制御する充電制御回路を搭載したＩＣが使用されている。このような充電制御用ＩＣにおいては、充電中に商用電源の電圧が低下することがあるが、入力電圧（ＩＣの電源電圧とされる）が低下すると内部回路が誤動作したりするおそれがある。

そのため、例えば５Ｖの電源電圧が２．５Ｖのような所定の電圧以下に下がった場合にはそれを検出してリセット信号を発生もしくは立ち上げたり、電源電圧が所定の電圧以上に上昇した場合にはリセット解除信号を発生もしくは立ち下げたりするリセット回路が設けられることがある。
特開平９−５４６２０号公報

充電制御用ＩＣにおけるリセット回路は、所望の動作を保証するため、電源電圧が判定のしきい値となる電圧（例えば４．５Ｖ）を越えてからそれぞれ所定の遅延時間後に信号を変化させるように構成することが望ましい。

具体的には、何らかの原因で瞬間的に大きな充電電流が流れて電源電圧が４．５Ｖよりも若干下回ってしまうような場合があるが、電源電圧が低下している時間が規定された時間よりも短いときは内部回路をリセットするまでもないので、リセット回路にはそのような短時間の電源電圧低下を検出してリセット信号を出力しない機能が望まれる。そこで、本発明者らは、このような機能を有するリセット回路として、図６に示すような回路を開発した。

図６に示すリセット回路は、電源電圧ＶＣＣを抵抗Ｒ１，Ｒ２で分割した電圧Ｖ１と基準電圧Ｖｒｅｆとを比較するコンパレータＣＭＰ０と、該コンパレータの出力でオン、オフされるスイッチトランジスタＳＷ１と、定電流源ＣＳ１と容量Ｃ１とからなる遅延回路ＤＬＹ１と、電位判定用のインバータおよび論理反転用インバータと、該インバータの出力Ｃでオン、オフされるスイッチトランジスタＳＷ２と、定電流源ＣＳ２と容量Ｃ２とからなる遅延回路ＤＬＹ２と、電位判定用のインバータおよび出力用インバータとから構成される。

このリセット回路は、電源電圧ＶＣＣが例えば５Ｖから２．２Ｖのようなレベルに低下したとすると、各ノードＡ〜Ｆの電位が図７（ａ）のように変化して、電源低下後例えば６４μｓ経過したときに出力ＲＥＳがハイレベル（２．２Ｖ）に変化する。また、電源電圧ＶＣＣが例えば２．２Ｖから５Ｖに上昇したとすると、各ノードＡ〜Ｆの電位が図７（ｂ）のように変化して、電源上昇後例えば３８μｓ経過したときに出力ＲＥＳがロウレベル（０Ｖ）に変化するというものである。電源低下時の遅延時間（６４μｓ）よりも電源上昇時の遅延時間（３８μｓ）を短く設定しておくことによって、電源低下期間が非常に短く電源低下時の遅延時間を経過する前に電源が回復すると、リセット信号を出力しないように動作することができる。

しかしながら、本発明者らが詳細に検討した結果、図４に示すように、後段のインバータＩＮＶ３のスレッシュホールド電圧ＶＬＴは電源電圧ＶＣＣの上昇に伴って素速く高くなるのに対し、ノードＤの電位は電流源ＣＳ２の電流Ｉ２に依存してだらだらと上昇するため、図７（ｂ）のＦのように、出力ＲＥＳは一旦ロウレベルに変化してからハイレベルに変化し、その後再びロウレベルに変化することとなる。そのため、始めの立下りで誤ってリセット解除信号が出力されてしまう（立ち下がってしまう）という課題があることが明らかとなった。

なお、電源電圧の低下を検出してリセット信号を発生する回路に関する発明としては、例えば特許文献１に記載されている発明がある。ただし、この発明は、単にノイズの影響を排除することを目的とするもので、本発明のような課題を解決するものではない。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、電源電圧が所定電圧より低い状態から上昇した場合に誤ってリセット解除信号が出力されてしまうのを回避することができるリセット回路およびそれを内蔵した電源制御用ＩＣを提供することにある。

この発明の他の目的は、電源電圧が所定の電圧以下に下がった場合や、低電圧から所定の電圧以上に上昇した場合に、それが生じてからリセット検出信号が変化するまでの遅延時間とリセット解除信号が変化するまでの遅延時間をそれぞれ別個に設定することができるリセット回路およびそれを内蔵した電源制御用ＩＣを提供することにある。

上記目的を達成するため、この発明は、電源電圧に比例した電圧と参照電圧とを比較する電圧比較手段と、該電圧比較手段によって電源電圧が所定の電位以上になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第１の遅延手段と、前記電圧比較手段によって電源電圧が所定の電位以下になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第２の遅延手段と、を備えたリセット回路において、前記第２の遅延手段は、該遅延手段内部のノードの電位を論理しきい値で判定する第２判定回路と、前記ノードに接続され電源電圧の上昇時に該ノードの電位を引き上げるプルアップ手段とを有するように構成したものである。

上記した手段によれば、第１の遅延手段と第２の遅延手段により、電源電圧の検出タイミングからリセット信号の立ち上がりと立ち下がりまでの遅延時間をそれぞれ任意に設定することができるとともに、プルアップ手段による電位の引き上げで第２判定回路が誤った判定をするのを回避することができる。

ここで、望ましくは、前記第１の遅延手段は、第１容量素子と該第１容量素子を充電する第１定電流源と前記第１容量素子の電荷を放電させる第１スイッチ素子と前記第１容量素子の充放電ノードの電位を判定する第１判定回路とを有し、前記第１スイッチ素子が前記電圧比較手段の出力に応じてオン、オフされるように構成され、前記第２の遅延手段は、第２容量素子と該第２容量素子を充電する第２定電流源と前記第２容量素子の電荷を放電させる第２スイッチ素子と前記第２容量素子の充放電ノードの電位を判定する前記第２判定回路とを有し前記第２スイッチ素子が前記第１判定回路の出力に応じてオン、オフされるように構成する。これにより、容量素子の容量値と定電流源の電流値を適切に設定することにより、第１の遅延手段と第２の遅延手段それぞれの遅延時間を容易に所望の時間に設定することができる。

また、望ましくは、前記プルアップ手段は、電源電圧端子と前記第２の遅延手段内の前記充放電ノードとの間に接続された第３スイッチ素子と、前記電圧比較手段の出力と前記第１の遅延手段の出力とを入力とする論理和回路とを有し、該論理和回路の出力によって前記第３スイッチ素子が前記第１スイッチ素子のオフ状態で電源電圧の上昇時にオンされて該ノードの電位を引き上げるように構成する。これにより、電源電圧の上昇に応じて確実に前記遅延手段内部のノードの電位を引き上げ、リセット信号の誤った動作を回避することができる。また、前記プルアップ手段は、電源電圧端子と前記遅延手段内部のノードとの間に接続された容量素子としてもよい。これにより、素子を１つ追加するという簡単な変更のみで前記第２遅延手段内のノードの電位を引き上げ、リセット信号の誤った動作を回避することができる。

さらに、望ましくは、前記第１の遅延手段の遅延時間は前記第２の遅延手段の遅延時間よりも短く設定する。これにより、電源電圧の上昇検出からリセット解除までの時間を、電源電圧の低下検出からリセット信号出力までの時間よりも短くすることができ、電源電圧低下期間が短い場合にはリセット信号が出力されないようにすることができる。

また、望ましくは、上記のように構成されたリセット回路と、電流制御用トランジスタに所定の電流が流れるように制御する制御回路とを備え、前記制御回路は前記リセット回路により生成されたリセット信号が第１状態の時に前記電流制御用トランジスタに所定の電流が流れるように制御し、前記リセット信号が第２状態の時に前記電流制御用トランジスタに流れる電流を遮断するように電源制御用半導体集積回路を構成する。これにより、電源電圧が低下した場合に電流制御用トランジスタを遮断し充電電流が流れないように制御することができ、逆方向電流が流れたり回路が誤動作するのを防止することができる。

さらに、望ましくは、前記電流制御用トランジスタと、直流入力電圧が印加される電圧入力端子と、電流出力端子とを備え、前記電流制御用トランジスタが、前記電圧入力端子と前記電流出力端子との間に接続されるように構成する。これにより、電流制御用トランジスタと制御回路を１つのチップに搭載した電源制御用半導体集積回路において、電源電圧が低下した場合に自動的に電流制御用トランジスタを遮断し充電電流が流れないように制御することができる。

本発明によると、電源電圧が所定電圧より低い状態から上昇した場合に誤ってリセット解除信号が出力されてしまうのを回避することができるリセット回路およびそれを内蔵した電源制御用ＩＣを実現できる。また、電源電圧が所定の電圧以下に下がった場合や、低電圧から所定の電圧以上に上昇した場合に、それが生じてからリセット検出信号及びリセット解除信号が変化するまでの遅延時間をそれぞれ別個に設定することができるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用した二次電池の充電制御用ＩＣの一実施形態の概略構成を示す。

図１に示されているように、この実施形態の充電制御用ＩＣ１０には、外部のＡＣアダプタのような直流電源２０からの直流電圧が入力される電圧入力端子ＶＩＮと、充電対象のリチウムイオン電池のような二次電池４０が接続されるバッテリ端子ＢＡＴと、前記電圧入力端子ＶＩＮとバッテリ端子ＢＡＴとの間に設けられた電流制御用トランジスタＱ１と、定電圧制御を行うためバッテリ電圧Ｖbatと参照電圧Ｖref1とを比較してＱ１のゲート制御電圧を生成する定電圧制御アンプＡＭＰ１とを備えている。

また、前記トランジスタＱ１に流される電流に比例した電流を検出して電流制御を行うため、Ｑ１の１／Ｎの大きさを有しソース端子が前記電圧入力端子ＶＩＮに接続されＱ１と同一の電圧が制御端子（ゲート端子）に印加されたモニタ用トランジスタＱ２と、Ｑ２のドレイン端子が接続され外部には外付け抵抗Ｒｐが接続可能な外部端子ＰＲＯＧと、定電流制御を行うため該端子ＰＲＯＧの電圧と参照電圧Ｖcrefとを比較してＱ１のゲート制御電圧を生成する定電流制御アンプＡＭＰ２とを備えている。

さらに、この実施形態の充電制御用ＩＣ１０には、外部から前記電圧入力端子ＶＩＮに入力される直流電圧Ｖｉｎからチップを保護するため、例えば５．８Ｖのような参照電圧Ｖref2とＶｉｎとを比較して異常電圧を検出するコンパレータＣＭＰ１と、バッテリ端子ＢＡＴの電圧と参照電圧Ｖref3とを比較するコンパレータＣＭＰ２と、これらのコンパレータＣＭＰ１，ＣＭＰ２の出力に基いて監視対象の電圧が異常な電圧になっているか否か判定し、異常な電圧の場合には電流制御用トランジスタＱ１をオフ状態にすべくＱ１のゲートにドレインが接続されたオープンコレクタのトランジスタＱ３のゲートを制御する電圧を生成して出力する内部制御回路１１を備える。

また、入力電圧Ｖｉｎを監視して所定電圧以下である２．５Ｖ以下に低下したことを検出すると、例えば６４μｓのような所定時間経過後にハイレベルに変化し、電源電圧Ｖｉｎが所定電圧以上に上昇したことを検出すると、例えば３８μｓのような所定時間経過後にロウレベルに変化するリセット信号ＲＥＳを出力するリセット回路１３が設けられている。なお、ここで述べている所定電圧とは、充電制御用ＩＣ１０の内部回路が正常に動作できる電圧のことである。

なお、この実施形態の充電制御用ＩＣ１０の内部回路は、入力電圧Ｖｉｎが電源電圧ＶＣＣとして供給されることで動作するようにされている。従って、リセット回路１３は電源電圧ＶＣＣが下がったか否か監視する低電圧監視回路として機能する。リセット回路１３により生成されたリセット信号ＲＥＳは、内部制御回路１１に供給されて低電源電圧時に電流制御用トランジスタＱ１をオフにしたり内部回路をリセットするなどの制御が行なわれる。

図２には、前記リセット回路１３の具体的な回路構成例が示されている。

この実施例のリセット回路１３は、電源電圧ＶＣＣ（例えば５Ｖ）を分圧してＶＣＣに比例した電圧を生成する直列形態の抵抗Ｒ１，Ｒ２からなる抵抗分圧回路と、抵抗Ｒ１とＲ２の接続ノードＮ１の電圧Ｖ１と基準電圧Ｖｒｅｆとを比較する電圧比較手段としてのコンパレータＣＭＰ０と、該コンパレータの出力でオン、オフされるＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ；以下ＭＯＳトランジスタと称する）からなるスイッチＭＯＳトランジスタＳＷ１と、定電流源ＣＳ１と容量Ｃ１および電位判定用のインバータＩＮＶ１からなる第１の遅延回路ＤＬＹ１と、論理反転用のインバータＩＮＶ２を有する。

さらに、リセット回路１３は、前記インバータＩＮＶ２の出力でオン、オフされるスイッチＭＯＳトランジスタＳＷ２と、定電流源ＣＳ２と容量Ｃ２および電位判定用のインバータＩＮＶ３からなる第２の遅延回路ＤＬＹ２と、出力用のインバータＩＮＶ４と、定電流源ＣＳ２と容量Ｃ２との接続ノードＮ２と電源電圧端子ＶＣＣとの間に接続されたＰチャネルＭＯＳＦＥＴからなるプルアップ用のＭＯＳトランジスタＳＷ３および前記コンパレータＣＭＰ０の出力とインバータＩＮＶ２の出力を入力としトランジスタＳＷ３をオン、オフ制御するＯＲゲートＧＴ１を有する。この実施形態では、インバータＩＮＶ１〜ＩＮＶ４としてＣＭＯＳインバータが用いられている。

このリセット回路１３は、電源電圧ＶＣＣが例えば５Ｖから２．２Ｖのようなレベルに低下したとすると、図３（ａ）に示されているように、先ずコンパレータＣＭＰ０の出力Ａがロウレベルから２．２Ｖのようなハイレベルに変化して、スイッチＭＯＳトランジスタＳＷ１がオンされることで、容量Ｃ１の電荷がディスチャージされてノードＢの電位さらにノードＣの電位がロウレベル（０Ｖ）に変化する。これにより、スイッチＭＯＳトランジスタＳＷ２がオフ状態にされる。また、ＣＭＰ０の出力ＡとノードＣの電位が共にロウレベルになることで、ノードＧの電位がロウレベルにされスイッチＭＯＳトランジスタＳＷ３がオフ状態にされる。

そのため、容量Ｃ２が電流源ＣＳ２の電流Ｉ２によってチャージされてノードＤの電位が徐々に高くされる。そして、電源電圧低下後例えば６４μｓが経過するとノードＤの電位が次段のインバータＩＮＶ３の論理しきい値電圧ＶＬＴ（例えば１．１Ｖ）を越えることによってノードＦの電位すなわち出力ＲＥＳがハイレベル（２．２Ｖ）に変化する。このようなリセット検出時の動作は、図７（ａ）に示されている図６のリセット回路の動作とほぼ同様である。

一方、電源電圧ＶＣＣが例えば２．２Ｖから５Ｖに上昇したとすると、図３（ｂ）に示されているように、先ずコンパレータＣＭＰ０の出力Ａが２．２Ｖのようなレベルからロウレベル（０Ｖ）に変化して、スイッチＭＯＳトランジスタＳＷ１がオフされることで、容量Ｃ１が電流源ＣＳ１の電流Ｉ１によってチャージされてノードＢの電位が徐々に高くなり始める。また、コンパレータＣＭＰ０の出力Ａがロウレベルに変化すると、このときノードＣの電位はロウレベルであるため、ＯＲゲートＧＴ１の出力Ｇがハイレベルからロウレベルに変化して、ＭＯＳトランジスタＳＷ３がオンされることで容量Ｃ２が一気にチャージされてノードＤの電位が急速に５Ｖまで持ち上げられる。

そして、電源電圧上昇後例えば３８μｓが経過するとノードＢの電位が次段のインバータＩＮＶ１の論理しきい値電圧ＶＬＴを越えることによってノードＣの電位がハイレベル（５Ｖ）に変化する。これにより、スイッチＭＯＳトランジスタＳＷ２がオン状態にされる。また、ノードＣの電位がハイレベルになることで、ノードＧの電位がハイレベルにされスイッチＭＯＳトランジスタＳＷ３がオフ状態にされる。そのため、容量Ｃ２の電荷がトランジスタＳＷ２によってディスチャージされてノードＤの電位が０Ｖまで低下し、次段のインバータＩＮＶ３，ＩＮＶ４の出力がそれぞれ反転してノードＦすなわち出力ＲＥＳがロウレベル（０Ｖ）に変化する。

ところで、インバータＩＮＶ３がＣＭＯＳインバータである場合、図４に示すように、電源電圧ＶＣＣが２．２Ｖから５Ｖに上昇したときにインバータの論理しきい値電圧ＶＬＴもこれに追従して素速く上昇する。図６のリセット回路にはＯＲゲートＧＴ１が設けられていないため、ＶＣＣが変化するとノードＤの電位は、容量Ｃ２が電流源ＣＳ２によってチャージされることで、図４に一点鎖線で示すように徐々にしか上昇しない。

そのため、インバータＩＮＶ３の論理しきい値電圧ＶＬＴの方がノードＤの電位よりも一時的に高くなることがあり、それによって、図７（ｂ）のＥのように、インバータＩＮＶ３の出力がＶＣＣの上昇直後に一時的にハイレベルに持ち上がってしまい、ノードＦの電位すなわち出力ＲＥＳがロウレベル（０Ｖ）に変化する誤動作を起こしてしまう。

これに対して、本実施形態のリセット回路においては、電源電圧ＶＣＣが２．２Ｖから５Ｖに上昇するときに、トランジスタＳＷ３がオンされることでノードＤの電位が図４に破線で示すように急速に５Ｖまで持ち上げられる。そのため、ノードＤの電位がインバータＩＮＶ３の論理しきい値電圧ＶＬＴを横切ることがなくなって、誤ってインバータＩＮＶ３の出力が一時的に反転してしまうのを回避することができる。また、ノードＤと電源電圧ＶＣＣとの間に設けられたＭＯＳトランジスタＳＷ３がオンされるときは必ずＭＯＳトランジスタＳＷ２がオフ状態に、またＳＷ２がオンされるときは必ずＳＷ３がオフ状態にされているため貫通電流が流れることもない。

図５には、前記リセット回路１３の他の実施成例が示されている。

この実施例のリセット回路１３は、電源電圧ＶＣＣとノードＤとの間に、スイッチＭＯＳトランジスタＳＷ３の代わりに、容量Ｃ３を設けたものである。他の構成は図２の回路と同じである。容量Ｃ３を設けたことにより、電源電圧ＶＣＣが２．２Ｖから５Ｖに上昇するときに、ノードＤの電位が図４に破線で示すように急速に持ち上げられるため、ノードＤの電位がインバータＩＮＶ３の論理しきい値電圧ＶＬＴを横切ることがなくなって、第１の実施例と同様に誤ってインバータＩＮＶ３の出力が一時的に反転してしまうのを回避することができる。

以上本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、前記実施例（図２）では、電源電圧端子ＶＣＣとノードＮ２との間に接続されたプルアップ用のＭＯＳトランジスタＳＷ３を、コンパレータＣＭＰ０の出力とインバータＩＮＶ２の出力を入力とするＯＲゲートＧＴ１で制御しているが、ＯＲゲートＧＴ１の入力はコンパレータＣＭＰ０の出力とインバータＩＮＶ２の出力に限定されず、同様なタイミングが得られるものであれば他の信号であっても良い。

また、前記実施例では、後段の遅延手段ＤＬＹ２における容量Ｃ２の充放電ノードＮ２の電位を判定する判定回路としてＣＭＯＳインバータを使用したが、例えばＣＭＯＳ回路で構成されたＮＡＮＤゲート回路などの論理ゲートを使用することも可能である。なお、ＮＡＮＤゲート回路を使用する場合、２つの入力端子のうち一方をノードＮ２に接続し、他方の入力端子には例えば判定動作を許可するイネーブル信号のような制御信号を入力するように構成することが考えられる。

以上の説明では、本発明を二次電池の充電制御用ＩＣに適用した例を説明したが、本発明にそれに限定されるものではなく、ＤＣ−ＤＣコンバータやＬＤＯ（低飽和型シリーズレギュレータ）のような直流電源回路の電源制御用ＩＣにも利用することができる。

本発明を適用して好適な電源制御用ＩＣの一例としての充電制御用ＩＣの概略構成を示す説明図である。本発明におけるリセット回路の実施例を示す回路構成図である。実施例のリセット回路の動作を説明するためのタイミングチャートである。実施例のリセット回路におけるノードＤの電位と次段のインバータの論理しきい値電圧ＶＬＴとの関係を示す説明図である。リセット回路の他の実施例を示す回路構成図である。本発明に先立って検討したリセット回路を示す回路構成図である。図６のリセット回路の動作を説明するためのタイミングチャートである。

符号の説明

１０充電制御用ＩＣ
１１内部制御回路
１３リセット回路
２０直流電源
４０二次電池
Ｑ１電流制御用トランジスタ
ＣＭＰ０コンパレータ
ＤＬＹ１，ＤＬＹ２遅延回路
ＩＮＶ１，ＩＮＶ３判定回路（インバータ）
ＶＬＴ論理しきい値電圧

Claims

電源電圧に比例した電圧と参照電圧とを比較する電圧比較手段と、該電圧比較手段によって電源電圧が所定の電位以上になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第１の遅延手段と、前記電圧比較手段によって電源電圧が所定の電位以下になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第２の遅延手段と、を備えたリセット回路であって、
前記第２の遅延手段は、該遅延手段内部のノードの電位を論理しきい値で判定する第２判定回路と、前記ノードに接続され電源電圧の上昇時に該ノードの電位を引き上げるプルアップ手段とを有することを特徴とするリセット回路。
前記第１の遅延手段は、第１容量素子と該第１容量素子を充電する第１定電流源と前記第１容量素子の電荷を放電させる第１スイッチ素子と前記第１容量素子の充放電ノードの電位を判定する第１判定回路とを有し、前記第１スイッチ素子が前記電圧比較手段の出力に応じてオン、オフされるように構成され、
前記第２の遅延手段は、第２容量素子と該第２容量素子を充電する第２定電流源と前記第２容量素子の電荷を放電させる第２スイッチ素子と前記第２容量素子の充放電ノードの電位を判定する前記第２判定回路とを有し前記第２スイッチ素子が前記第１判定回路の出力に応じてオン、オフされるように構成されていることを特徴とする請求項１に記載のリセット回路。
前記プルアップ手段は、電源電圧端子と前記第２の遅延手段内の前記充放電ノードとの間に接続された第３スイッチ素子と、前記電圧比較手段の出力と前記第１の遅延手段の出力とを入力とする論理和回路とを有し、該論理和回路の出力によって前記第３スイッチ素子が前記第１スイッチ素子のオフ状態で電源電圧の上昇時にオンされて該ノードの電位を引き上げるように構成されていることを特徴とする請求項２に記載のリセット回路。
前記プルアップ手段は、電源電圧端子と前記第２の遅延手段内の前記充放電ノードとの間に接続された容量素子であることを特徴とする請求項２に記載のリセット回路。
前記第１の遅延手段の遅延時間は前記第２の遅延手段の遅延時間よりも短く設定されていることを特徴とする請求項１〜４のいずれかに記載のリセット回路。
請求項１〜５のいずれかに記載のリセット回路と、電流制御用トランジスタに所定の電流が流れるように制御する制御回路とを備え、前記制御回路は前記リセット回路により生成されたリセット信号が第１状態の時に前記電流制御用トランジスタに所定の電流が流れるように制御し、前記リセット信号が第２状態の時に前記電流制御用トランジスタに流れる電流を遮断するように構成されていることを特徴とする電源制御用半導体集積回路。
前記電流制御用トランジスタと、直流入力電圧が印加される電圧入力端子と、電流出力端子とを備え、
前記電流制御用トランジスタが、前記電圧入力端子と前記電流出力端子との間に接続されていることを特徴とする請求項６に記載の電源制御用半導体集積回路。