JP5181761B2 - リセット回路および電源制御用半導体集積回路 - Google Patents
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Description
11 内部制御回路
13 リセット回路
20 直流電源
40 二次電池
Q1 電流制御用トランジスタ
CMP0 コンパレータ
DLY1,DLY2 遅延回路
INV1,INV3 判定回路(インバータ)
VLT 論理しきい値電圧
Claims (6)
- 電源電圧に比例した電圧と参照電圧とを比較する電圧比較手段と、該電圧比較手段によって電源電圧が所定の電位以上になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第1の遅延手段と、前記電圧比較手段によって電源電圧が所定の電位以下になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第2の遅延手段と、を備えたリセット回路であって、
前記第1の遅延手段は、
第1容量素子と、該第1容量素子を充電する第1定電流源と、前記第1容量素子の電荷を放電させる第1スイッチ素子と、前記第1容量素子の充放電ノードの電位を判定する第1判定回路とを有し、前記第1スイッチ素子が前記電圧比較手段の出力に応じてオン、オフされるように構成され、
前記第2の遅延手段は、
第2容量素子と、該第2容量素子を充電する第2定電流源と、前記第2容量素子の電荷を放電させる第2スイッチ素子と、前記第2容量素子の充放電ノードの電位を論理しきい値で判定する第2判定回路と、前記充放電ノードに接続され電源電圧の上昇時に該充放電ノードの電位を引き上げるプルアップ手段とを有し、前記第2スイッチ素子が前記第1判定回路の出力に応じてオン、オフされるように構成されていることを特徴とするリセット回路。 - 前記プルアップ手段は、電源電圧端子と前記第2の遅延手段内の前記充放電ノードとの間に接続された第3スイッチ素子と、前記電圧比較手段の出力と前記第1の遅延手段の出力とを入力とする論理和回路とを有し、該論理和回路の出力によって前記第3スイッチ素子が前記第1スイッチ素子のオフ状態で電源電圧の上昇時にオンされて該ノードの電位を引き上げるように構成されていることを特徴とする請求項1に記載のリセット回路。
- 前記プルアップ手段は、電源電圧端子と前記第2の遅延手段内の前記充放電ノードとの間に接続された容量素子であることを特徴とする請求項1に記載のリセット回路。
- 前記第1の遅延手段の遅延時間は前記第2の遅延手段の遅延時間よりも短く設定されていることを特徴とする請求項1〜3のいずれかに記載のリセット回路。
- 請求項1〜4のいずれかに記載のリセット回路と、電流制御用トランジスタに所定の電流が流れるように制御する制御回路とを備え、前記制御回路は前記リセット回路により生成されたリセット信号が第1状態の時に前記電流制御用トランジスタに所定の電流が流れるように制御し、前記リセット信号が第2状態の時に前記電流制御用トランジスタに流れる電流を遮断するように構成されていることを特徴とする電源制御用半導体集積回路。
- 前記電流制御用トランジスタと、直流入力電圧が印加される電圧入力端子と、電流出力端子とを備え、
前記電流制御用トランジスタが、前記電圧入力端子と前記電流出力端子との間に接続されていることを特徴とする請求項5に記載の電源制御用半導体集積回路。
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JP2008075894A JP5181761B2 (ja) | 2008-03-24 | 2008-03-24 | リセット回路および電源制御用半導体集積回路 |
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