JP2850618B2 - リセット制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電源の投入時や切断時に
各種回路を初期化するために使用されるリセット制御信
号について、その出力タイミングを工夫したリセット制
御回路に関する。

【０００２】

【従来の技術】各種電子装置は、その電源の投入時や切
断時に装置内の各種回路を初期化するようになってお
り、そのためにリセット制御信号が使用されている。

【０００３】図６はリセット制御信号を出力する従来使
用されたリセット制御回路を表わしたものである。この
リセット制御回路は、所定の信号ライン１１に現われた
電源電圧を検出する電圧検出部１２を備えている。電圧
検出部１２は例えば比較器で規定の電圧と比較して、そ
の結果を表わした結果信号１３を信号遅延部１４に出力
する。信号遅延部１４は結果信号を所定時間だけ遅延さ
せて得られた遅延後信号１５をリセット出力部１６に入
力する。リセット出力部１６はこの遅延後信号１５が入
力されると所定のリセット制御信号１７を外部の図示し
ない回路に対して出力するようになっている。

【０００４】

【発明が解決しようとする課題】一般にリセット制御回
路では、電源の立ち上がり時に信号遅延部１４における
遅延時間を比較的大きくとり、その後に回路のリセット
動作が解除されるようになっている。これは、電源の立
ち上がり時に発生するノイズによる回路の影響を除去し
たり、電源の立ち上がり後に所定の手順を踏んで初めて
成立する回路条件に対してもリセットをかける必要性が
ある場合があるからである。ところが、このように遅延
時間を大きくとると、電源の立ち下がり時にリセット出
力部１６が同様の遅延時間経過後に回路のリセットを行
うことになる。したがって、電源の立ち下がり開始から
比較的短い時間内に、例えば電源スイッチの動作に起因
したノイズ等の不要信号が発生するような場合には、こ
れをリセット制御信号によって禁止することができず、
回路に悪影響を与える場合があった。

【０００５】そこで本発明の目的は、電源の立ち上がり
時にはリセット制御信号の立ち上がるまでの時間を十分
とって不要な信号の検出を禁止させると共に、電源の立
ち下がり時には短時間でリセット制御信号が立ち下がり
迅速にリセットを行うことのできるようにしたリセット
制御回路を提供することにある。

【０００６】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）電源電圧と規定の電圧値とを比較して電圧の
立ち上がりあるいは立ち下がりを検出する第１の電圧検
出手段と、この第１の電圧検出手段が電圧の立ち上がり
を検出したときこの検出信号を第１の遅延時間だけ遅延
させる第１の信号遅延手段と、この第１の信号遅延手段
によって遅延された検出信号に基づいて回路のリセット
制御を行うための第１のリセット制御信号を発生させる
第１のリセット出力部とを備えた第１のリセット制御回
路部と、（ロ）抵抗を介して前記した電源電圧と規定の
電圧値とを比較して電圧の立ち上がりあるいは立ち下が
りを検出する第２の電圧検出手段と、この第２の電圧検
出手段が電源電圧の立ち上がりを検出したときこの検出
信号を第１の遅延時間とは異なった第２の遅延時間だけ
遅延させる第２の信号遅延手段と、この第２の信号遅延
手段によって遅延された検出信号に基づいて回路のリセ
ット制御を行うための第２のリセット制御信号を発生さ
せる第２のリセット出力部とを備えた第２のリセット制
御回路部と、（ハ）第１のリセット出力部の出力側と前
記した抵抗の後段に配置された第２の電圧検出手段の入
力側とを接続した線路とをリセット制御回路に具備させ
る。

【０００７】すなわち請求項１記載の発明では、電源電
圧の立ち上がり時には第１の信号遅延手段と第２の信号
遅延手段の双方によって遅延された後立ち上がるリセッ
ト制御信号によって十分な時間経過後に回路のリセット
が解除されるようにし、電源電圧の立ち下がり時には短
い遅延時間の方のリセット制御信号を基準として回路の
リセットが行われるようにした。

【０００８】請求項２記載の発明では、（イ）電源電圧
と規定の電圧値とを比較して電圧の立ち上がりあるいは
立ち下がりを検出する第１の電圧検出手段と、この第１
の電圧検出手段が電圧の立ち下がりを検出したときこの
検出信号を第１の遅延時間だけ遅延させる第１の信号遅
延手段と、この第１の信号遅延手段によって遅延された
検出信号に基づいて回路のリセット制御を行うための第
１のリセット制御信号を発生させる第１のリセット出力
部とを備えた第１のリセット制御回路部と、（ロ）電源
電圧と規定の電圧値とを比較して電圧の立ち上がりある
いは立ち下がりを検出する第２の電圧検出手段と、この
第２の電圧検出手段が電源電圧の立ち上がりを検出した
ときこの検出信号を前記第１の遅延時間とは異なった第
２の遅延時間だけ遅延させる第２の信号遅延手段と、こ
の第２の信号遅延手段によって遅延された検出信号に基
づいて回路のリセット制御を行うための第２のリセット
制御信号を発生させる第２のリセット出力部とを備えた
第２のリセット制御回路部と、（ハ）第１のリセット出
力部の出力側と前記第２のリセット出力部の出力側を接
続したリセット制御信号出力用のリセット制御信号出力
端子とをリセット制御回路に具備させる。

【０００９】すなわち請求項２記載の発明では、電源電
圧の立ち上がり時には第１の信号遅延手段と第２の信号
遅延手段のうちより長く遅延された後立ち上がるリセッ
ト制御信号によって十分な時間経過後に回路のリセット
が解除されるようにし、電源電圧の立ち下がり時には短
い遅延時間の方のリセット制御信号を基準として回路の
リセットが行われるようにした。

【００１０】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１１】第１の実施例

【００１２】図１は本発明の第１の実施例におけるリセ
ット制御回路の概略構成を表わしたものである。このリ
セット制御回路は信号ライン２１₁ の電圧を入力する第
１のリセット制御回路部２２₁ と、これから出力される
第１のリセット制御信号２３ ₁ を入力する第２のリセッ
ト制御回路部２２₂ とを備えている。第２のリセット制
御回路部２２₂ の入力側には抵抗２４の一端が接続され
ており、その他端は信号ライン２１₂ に接続されてい
る。また、第２のリセット制御回路部２２₂ からは第２
のリセット制御信号２３₂ が出力されるようになってい
る。

【００１３】ここで第１のリセット制御回路部２２
₁ は、信号ライン２１₁ の電圧を検出する第１の電圧検
出部２５₁ と、この検出した第１の検出信号２６₁ を遅
延させる第１の信号遅延部２７₁ と、遅延された第１の
検出信号２８₁ を入力して第１のリセット制御信号２３
₁ を出力する第１のリセット出力部２９₁ から構成され
ている。第２のリセット制御回路部２２₂ も同様に第２
の電圧検出部２５₂ と、この検出した第２の検出信号２
６₂ を遅延させる第２の信号遅延部２７₂ と、遅延され
た第２の検出信号２８₂ を入力して第２のリセット制御
信号２３₂ を出力する第２のリセット出力部２９₂ から
構成されている。

【００１４】なお、第１および第２のリセット制御回路
部２２₁ 、２２₂ の回路構成は同一でよい。しかしでが
らこの第１の実施例では第１のリセット制御回路部２２
₁ の出力側を第２のリセット制御回路部２２₂ の入力側
に接続しているので、第２のリセット制御回路部２２₂
の抵抗３２を実質的に抵抗２４に置き換えてこれを省略
することができる。

【００１５】図２は、このリセット制御回路部の具体的
な回路構成を表わしたものである。リセット制御回路部
２２の電圧検出部２５は、電源電圧と規定電圧値Ｖ_C1と
を比較し、この規定電圧値Ｖ_C1より高いか低いかを判定
する回路部分である。この電圧検出部２５は、電源電圧
測定部位３１の電圧Ｖ_C を分圧する２つの抵抗３２、３
３を備えている。それぞれ抵抗値がＲ₁ 、Ｒ₂ のこれら
の抵抗３２、３３の接続点３４は差動増幅回路３５の
（−）入力端子に接続されている。差動増幅回路３５の
（＋）入力端子には、内部固定電圧Ｖ_C1が印加されてい
る。この結果として、差動増幅回路３５の出力側の測定
点３６には、電源電圧測定部位３１の電圧が規定電圧値
Ｖ_C ′よりも高い状態でＨ（ハイ）レベルとなり、これ
以外の場合にはＬ（ロー）レベルとなるような検出信号
２６が出力されることになる。

【００１６】ここで、規定電圧Ｖ_C ′は次の式で表わす
ことができる。

【００１７】

【数１】

【００１８】検出信号２６を入力してこれを所定時間だ
け遅延させる信号遅延部２７は、図２に示したように抵
抗３８と、その一端をベースに接続しエミッタを設置し
たトランジスタ３９と、このトランジスタ３９のコレク
タ側に（−）入力端子を接続した差動増幅回路４１とを
備えている。トランジスタ３９のコレクタ側には、電流
ｉ_C を供給する定電流回路４２と、一端を設置した容量
Ｃ_t のコンデンサ４３も接続されている。また、差動増
幅回路４１の（＋）入力端子には固定電圧Ｖ_C2が印加さ
れている。

【００１９】このような信号遅延部２７で、検出信号２
６を遅延させるための設定時間ｔｄは、定電流回路４２
の電流ｉ_C と差動増幅回路４１の固定電圧Ｖ_C2とコンデ
ンサ４３の容量Ｃ_t を用いて次式によって表わされる。

【００２０】

【数２】

【００２１】信号遅延部２７の差動増幅回路４１の出力
側の測定点４４には、このようにして遅延された検出信
号２８が出力される。

【００２２】この遅延された検出信号２８を入力してリ
セット制御信号２３を出力するリセット出力部２９は、
図２に示したように測定点４４に一端を接続した抵抗４
５と、この抵抗４５の他端にベースを接続したエミッタ
接地のトランジスタ４６から構成されている。このトラ
ンジスタ４６のコレクタからリセット制御信号２３が出
力されるようになっている。このようにリセット出力部
２９は外部にリセット制御信号２３を出力するための駆
動回路であり、一般にはオープンコレクタ出力の回路と
なっている。

【００２３】図３は、図２で説明した２つのリセット制
御回路部を接続した第１の実施例におけるリセット制御
回路の動作を説明するためのものである。なお、説明に
おいて添字“₁ ”を付した回路は第１のリセット制御回
路部２２₁ に関するものであり、添字“₂ ”を付した回
路は第２のリセット制御回路部２２₂ に関するものであ
る。

【００２４】まず、電源電圧が立ち上がる場合を説明す
る。図３（ａ）に示したように時刻ｔ₁ に電源電圧が立
ち上がりを開始したとする。電源電圧測定部位３１の電
圧が規定電圧値Ｖ_C ′よりも高くなると、第１のリセッ
ト制御回路部２２₁ において電圧検出部２５₁ から出力
される検出信号２６₁ （図３（ｂ））の信号レベルが変
化する。この検出信号２６₁ は第１の信号遅延部２７₁
で設定時間ｔｄ_r1（ここで添字“_r ”は立ち上がり時を
示す。）だけ遅延され、図３（ｃ）に示したように遅延
された検出信号２８₁ （反転波形）が出力される。検出
信号２８₁ の出力されるタイミングは、定電流回路４２
を流れる電流ｉ_C がコンデンサ４３に所定以上電荷を充
電したときである。したがって、電流ｉ_C が小さいほ
ど、またはコンデンサ４３の容量Ｃ_t が大きいほど設定
時間ｔｄ_r1は長くなる。第１のリセット出力部２９
₁ は、この検出信号２８₁ を基にして同図（ｄ）に示す
ような第１のリセット制御信号２３₁ を出力する。

【００２５】この第１のリセット制御信号２３₁ は図１
に示す抵抗２４と第２の電圧検出部２５₂ の接続点５１
に供給される。第２の電圧検出部２５₂ は、第１のリセ
ット制御信号２３₁ がＬレベルである限り、たとえ信号
ライン２１₂ に印加された電源電圧が完全に立ち上がっ
ていても抵抗２４の電圧降下によってこれを検出するこ
とができない。したがって、図３（ｅ）に示したように
第１のリセット制御信号２３₁ がＨレベルに変化した時
点で初めて電圧の検出を行う。そして同図（ｆ）に示す
ように検出信号２６₂ を出力する。第２の信号遅延部２
７₂ はこの検出信号２６₂ を設定時間ｔｄ_r1とは異なる
設定時間ｔｄ_r2だけ遅延させ、遅延された第２の検出信
号２８₂ （図３（ｇ））を出力する。第２のリセット出
力部２９ ₂ はこれを基にして図３（ｈ）に示す第２のリ
セット制御信号２３₂ を出力することになる。

【００２６】このように図３（ａ）に示したように電源
電圧が立ち上がる際には、第１のリセット制御回路部２
２₁ による検出信号２６₁ の遅延と第２のリセット制御
回路部２２₂ による検出信号２６₂ の遅延の双方が作用
して電源電圧の立ち上がりから比較的長い時間が経過し
た後に第２のリセット制御回路部２２₂ から出力される
リセット制御信号２３₂ が立ち上がる。そこでこの時点
までシステム各部のリセットが解除されない。このた
め、図３（ｉ）に示すように電源電圧の立ち上がり開始
直後にノイズ等の不要信号５２が発生した場合でも、こ
の後にリセット制御信号２３₂ が解除されるのでこれま
での信号の検出は禁止されることになり、システムに悪
影響を与えることはない。

【００２７】次に、電源電圧が立ち下がる場合を説明す
る。図３（ａ）に示したように時刻ｔ₂ に電源電圧の立
ち下がりが開始されたものとする。これからわずか後に
第１の電圧検出部２５₁ は接続点５１の電圧が規定電圧
値Ｖ_C ′よりも低下したことを検出する（図３
（ｂ））。そして、これから設定時間ｔｄ_f1（ここで添
字“_f ”は立ち下がり時を示す。）だけ遅延され、図３
（ｃ）に示したように遅延された検出信号２８₁ （反転
波形）が出力される。検出信号２８₁ の出力されるタイ
ミングは、コンデンサ４３に蓄積された電荷がトランジ
スタ３９のオン動作によってコレクタ・エミッタ間のオ
ン抵抗によって放電されることによって行われる。した
がって、コンデンサ４３の容量が特に大くない本実施例
の回路構成では電源の立ち上がり時と比べてより短時間
で検出信号２８₁ が出力されることになる。第１のリセ
ット出力部２９₁ は、この検出信号２８₁ を基にして同
図（ｄ）に示すような第１のリセット制御信号２３₁ を
出力する。この第１のリセット制御信号２３₁ は接続点
５１に供給されることになる。

【００２８】ところで、電源電圧の立ち上がり時には、
第１のリセット制御信号２３₁ の立ち上がり時点で第２
の電圧検出部２５₂ が検出動作を行った。ところが、電
源電圧の立ち下がりの場合には、第１のリセット制御信
号２３₁ がまだＨレベルとなっている状態でも信号ライ
ン２１₂ に印加された電源電圧の低下に伴って接続点５
１の電位が低下する。この結果、第２の電圧検出部２５
₂ は第１の電圧検出部２５₁ とほぼ同時刻に電源電圧の
低下を検出し（図３（ｅ））、検出信号２６₂ を出力す
る（図３（ｆ））。

【００２９】第２の信号遅延部２７₂ はこの検出信号２
６₂ を設定時間ｔｄ_f1とは異なる設定時間ｔｄ_f2だけ遅
延させ、遅延された第２の検出信号２８₂ （図３
（ｇ））を出力する。第２のリセット出力部２９₂ はこ
れを基にして図３（ｈ）に示す第２のリセット制御信号
２３₂ を出力することになる。

【００３０】このように電源電圧の立ち下がりでは２つ
のリセット制御回路部２２₁ 、２２ ₂ が同時に電圧の立
ち下がりを検出し、これを基にして短い遅延時間の方で
リセット制御信号２３を出力するようにした。したがっ
て、図３（ｉ）に示したように電源電圧の立ち下がり開
始から比較的短い時間内に不要信号５２が発生するよう
な場合でも、この前にリセット制御信号２３₂ で装置各
部がリセットされることになり、システムに悪影響を与
えることがほとんどない。

【００３１】なお、以上説明した第１の実施例では第１
のリセット制御信号２３₁ を接続点５１に供給するだけ
でなく、第２のリセット制御信号２３₂ とは別のリセッ
ト制御信号として活用することができる。すなわち、図
３（ｄ）および（ｈ）に示したようにこれらのリセット
制御信号２３₁ 、２３₂ の立ち上がりと立ち下がりのタ
イミングはそれぞれ異なっている。したがって、第２の
リセット制御信号２３ ₂ よりもリセットのタイミングが
好ましいとされる回路部分に対しては、この第１のリセ
ット制御信号２３₁ を供給するようにすることも可能で
ある。

【００３２】第２の実施例

【００３３】図４は本発明の第２の実施例におけるリセ
ット制御回路の概略構成を表わしたものである。図１と
同一部分には同一の符号を付しており、これらの説明を
適宜省略する。この第２の実施例のリセット制御回路は
信号ライン２１の電圧を入力する第１のリセット制御回
路部２２₁ と、同じく信号ライン２１の電圧を入力する
第２のリセット制御回路部２２₂ とを備えている。第１
および第２のリセット制御回路部２２₁ 、２２₂ の出力
側は接続点６１によって接続され、この接続点６１に接
続されたリセット制御信号出力端子６２からリセット制
御信号６３が出力されるようになっている。

【００３４】ここで第１のリセット制御回路部２２
₁ は、信号ライン２１の電圧を検出する第１の電圧検出
部２５₁ と、この検出した第１の検出信号２６₁ を遅延
させる第１の信号遅延部２７₁ と、遅延された第１の検
出信号２８₁ を入力して第１のリセット制御信号２３₁
を出力する第１のリセット出力部２９₁ から構成されて
いる。第２のリセット制御回路部２２₂ も同様に第２の
電圧検出部２５₂ と、この検出した第２の検出信号２６
₂ を遅延させる第２の信号遅延部２７₂ と、遅延された
第２の検出信号２８₂ を入力して第２のリセット制御信
号２３₂ を出力する第２のリセット出力部２９₂ から構
成されている。

【００３５】これら第１および第２のリセット制御回路
部２２₁ 、２２₂ の回路構成は同一となっている。それ
らの具体的な回路構成は図２で詳細に説明したので、そ
れらの説明を省略する。

【００３６】図５は、この第２の実施例におけるリセッ
ト制御回路の動作を説明するためのものである。なお、
説明において添字“₁ ”を付した回路は第１のリセット
制御回路部２２₁ に関するものであり、添字“₂ ”を付
した回路は第２のリセット制御回路部２２₂ に関するも
のである。

【００３７】まず、電源電圧が立ち上がる場合を説明す
る。図５（ａ）に示したように時刻ｔ₁ に電源電圧が立
ち上がりを開始したとする。電源電圧測定部位３１の電
圧が規定電圧値Ｖ_C ′よりも高くなると、第１および第
２のリセット制御回路部２２ ₁ 、２２₂ の双方で電圧検
出部２５₁ 、２５₂ から出力される検出信号２６₁ 、２
６₂ （図５（ｂ））の信号レベルが変化する。検出信号
２６₁ は第１の信号遅延部２７₁ で設定時間ｔｄ_r1（こ
こで添字“_r ”は立ち上がり時を示す。）だけ遅延さ
れ、図５（ｃ）に示したように遅延された検出信号２８
₁ （反転波形）が出力される。これに対して、検出信号
２６₂ は第２の信号遅延部２７₂ で設定時間ｔｄ_r2（た
だしｔｄ_r1＜ｔｄ_r2）だけ遅延され、図５（ｄ）に示し
たように遅延された検出信号２８₂ （反転波形）が出力
される。

【００３８】第１のリセット出力部２９₁ は、遅延され
た検出信号２８₁ を基にしてこれとほぼ同一タイミング
で信号レベルの変化を示すリセット制御信号を出力し、
第２のリセット出力部２９₂ は、遅延された検出信号２
８₂ を基にしてこれとほぼ同一タイミングで信号レベル
の変化を示すリセット制御信号を出力する。しかしなが
ら、第１および第２のリセット出力部２９₁ 、２９₂ の
出力側は共通接続されているので、リセット制御信号出
力端子６２から出力されるリセット制御信号６３は図５
（ｅ）に示したように長い方の遅延時間で遅延された信
号となる。

【００３９】このように図５（ａ）に示したように電源
電圧が立ち上がる際には、第１のリセット制御回路部２
２₁ による検出信号２６₁ の遅延と第２のリセット制御
回路部２２₂ による検出信号２６₂ の遅延のうち遅延量
の大きい方の時間が経過した後にリセット制御信号６３
が立ち上がり、システム各部のリセットの解除が行われ
る。このため、図５（ｆ）に示すように電源電圧の立ち
上がり開始直後にノイズ等の不要信号５２が発生した場
合でも、この後に立ち上がったリセット制御信号６３で
装置各部のリセットが解除されるので、システムに悪影
響を与えることはない。

【００４０】次に、電源電圧が立ち下がる場合を説明す
る。図５（ａ）に示したように時刻ｔ₂ に電源電圧の立
ち下がりが開始されたものとする。これからわずか後に
第１および第２の電圧検出部２５₁ 、２５₂ は電源電圧
が規定電圧値Ｖ_C ′よりも低下したことを検出する（図
５（ｂ））。この結果、検出信号２６₁ はこれから設定
時間ｔｄ_f1だけ遅延され、図５（ｃ）に示したように遅
延された検出信号２８ ₁ （反転波形）が出力される。ま
た、検出信号２６₂ はこれから設定時間ｔｄ_f2（ただし
ｔｄ_f2＜ｔｄ_f2）だけ遅延され、図５（ｄ）に示したよ
うに遅延された検出信号２８₂ （反転波形）が出力され
る。

【００４１】第１のリセット出力部２９₁ は、遅延され
た検出信号２８₁ を基にしてこれとほぼ同一タイミング
で信号レベルの変化を示すリセット制御信号を出力し、
第２のリセット出力部２９₂ は、遅延された検出信号２
８₂ を基にしてこれとほぼ同一タイミングで信号レベル
の変化を示すリセット制御信号を出力する。しかしなが
ら、第１および第２のリセット出力部２９₁ 、２９₂ の
出力側は共通接続されているので、接続点６１に表わさ
れる実際のリセット制御信号６３は図５（ｅ）に示した
ように短い方の遅延時間で遅延された信号となる。

【００４２】このように図５（ａ）に示したように電源
電圧が立ち下がる際には、第１のリセット制御回路部２
２₁ による検出信号２６₁ の遅延と第２のリセット制御
回路部２２₂ による検出信号２６₂ の遅延のうち遅延量
の小さい方の時間が経過した後にリセット制御信号６３
が出力され、システム各部のリセットに使用される。こ
のため、図５（ｆ）に示したように電源電圧の立ち下が
り開始から比較的短い時間内に不要信号５２が発生する
ような場合でも、この前にリセット制御信号６３で装置
各部のリセットが行われるのが通常であり、システムに
悪影響を与えることがほとんどない。

【００４３】

【発明の効果】以上説明したように本発明では、異なる
遅延時間を有するリセット制御回路部を２組直列または
並列に配置し、これらのリセット制御回路部の遅延時間
を異ならせるようにした。このため、電源電圧の立ち下
がり時にはこのうちの短い方の遅延時間によって電源電
圧の立ち下がりを検出したリセット制御信号を得ること
ができる。この結果、電源電圧が下降したときの回路の
誤動作による影響や、不要信号の発生等があっても、こ
れらを即時に禁止させることができるという効果があ
る。

【００４４】また、本発明では２組のリセット制御回路
部を直列または並列に接続してリセット制御回路を構成
しているので、回路の共通部品が多く、回路を安価に製
作することができるという利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるリセット制御回
路の回路構成の概要を表わしたブロック図である。

【図２】第１および第２の実施例におけるリセット制御
回路部の具体的な回路図である。

【図３】第１の実施例におけるリセット制御回路の各部
の信号波形を示す波形図である。

【図４】本発明の第２の実施例におけるリセット制御回
路の回路構成の概要を表わしたブロック図である。

【図５】第２の実施例におけるリセット制御回路の各部
の信号波形を示す波形図である。

【図６】リセット制御信号を出力する従来使用されたリ
セット制御回路を表わしたブロック図である。

【符号の説明】

２２₁ 第１のリセット制御回路部 ２２₂ 第２のリセット制御回路部 ２３₁ 第１のリセット制御信号 ２３₂ 第２のリセット制御信号 ２４、３２、３３ 抵抗 ２５₁ 第１の電圧検出部 ２５₂ 第２の電圧検出部 ２７₁ 第１の信号遅延部 ２７₂ 第２の信号遅延部 ２９₁ 第１のリセット出力部 ２９₂ 第２のリセット出力部 ３５、４１ 差動増幅回路 ３９、４６ トランジスタ ４２ 定電流回路 ４３ コンデンサ ６２ リセット制御信号出力端子 ６３ リセット制御信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 電源電圧と規定の電圧値とを比較して電
   圧の立ち上がりあるいは立ち下がりを検出する第１の電
   圧検出手段と、この第１の電圧検出手段が電圧の立ち上
   がりを検出したときこの検出信号を第１の遅延時間だけ
   遅延させる第１の信号遅延手段と、この第１の信号遅延
   手段によって遅延された検出信号に基づいて回路のリセ
   ット制御を行うための第１のリセット制御信号を発生さ
   せる第１のリセット出力部とを備えた第１のリセット制
   御回路部と、 抵抗を介して前記電源電圧と規定の電圧値とを比較して
   電圧の立ち上がりあるいは立ち下がりを検出する第２の
   電圧検出手段と、この第２の電圧検出手段が電源電圧の
   立ち上がりを検出したときこの検出信号を前記第１の遅
   延時間とは異なった第２の遅延時間だけ遅延させる第２
   の信号遅延手段と、この第２の信号遅延手段によって遅
   延された検出信号に基づいて回路のリセット制御を行う
   ための第２のリセット制御信号を発生させる第２のリセ
   ット出力部とを備えた第２のリセット制御回路部と、 前記第１のリセット出力部の出力側と前記抵抗の後段に
   配置された第２の電圧検出手段の入力側とを接続した線
   路とを具備することを特徴とするリセット制御回路。
2. 【請求項２】 電源電圧と規定の電圧値とを比較して電
   圧の立ち上がりあるいは立ち下がりを検出する第１の電
   圧検出手段と、この第１の電圧検出手段が電圧の立ち下
   がりを検出したときこの検出信号を第１の遅延時間だけ
   遅延させる第１の信号遅延手段と、この第１の信号遅延
   手段によって遅延された検出信号に基づいて回路のリセ
   ット制御を行うための第１のリセット制御信号を発生さ
   せる第１のリセット出力部とを備えた第１のリセット制
   御回路部と、 前記電源電圧と規定の電圧値とを比較して電圧の立ち上
   がりあるいは立ち下がりを検出する第２の電圧検出手段
   と、この第２の電圧検出手段が電源電圧の立ち上がりを
   検出したときこの検出信号を前記第１の遅延時間とは異
   なった第２の遅延時間だけ遅延させる第２の信号遅延手
   段と、この第２の信号遅延手段によって遅延された検出
   信号に基づいて回路のリセット制御を行うための第２の
   リセット制御信号を発生させる第２のリセット出力部と
   を備えた第２のリセット制御回路部と、 前記第１のリセット出力部の出力側と前記第２のリセッ
   ト出力部の出力側を接続したリセット制御信号出力用の
   リセット制御信号出力端子とを具備することを特徴とす
   るリセット制御回路。