JP5985949B2 - タイマー回路、並びに、これを用いたパワーオンリセット回路、電子機器及び車両 - Google Patents

Description

本発明は、タイマー回路、並びに、これを用いたパワーオンリセット回路、電子機器及び車両に関する。

図７は、パワーオンリセット回路（以下、「ＰＯＲ[Power on Reset]回路」という）の一従来例を示すブロック図である。また図８は、このＰＯＲ回路の一動作例を示すタイミングチャートである。

ＰＯＲ回路９は、電源電圧ＶＣＣが立ち上がってＵＶＬＯ[Under Voltage Lockout]が解除されてから一定期間Ｔ１が経過した後に、リセット解除信号ＲＳＴＢを出力する。この一定期間Ｔ１を計測するため、ＰＯＲ回路９は、定電流源９１、コンデンサＣ９１、コンパレータ９２、及びＮチャネル型ＭＯＳ電界効果トランジスタＮ９１（以下、「トランジスタＮ９１」という）を用いたタイマー回路９０を含むように構成されている。

しかしながら上記構成のタイマー回路９０は、例えば電源電圧ＶＣＣが急峻にオフされた場合（図８のｔ２１）、トランジスタＮ９１を用いたコンデンサＣ９１のディスチャージを十分に行うことができず、図７の点（ａ）に電圧が残存してしまう可能性がある。

もし点（ａ）に電圧が残存していると、再起動の時点（図８のｔ２２）で点（ａ）の電圧が点（ｂ）の電圧を上回っている状態となり、タイマー回路９０が誤作動して、出力信号（ｃ）に意図しないパルスが生じる可能性がある（図８の破線円の部分）。このため、なんらかの対策が必要である。

上記の問題を解決するため、図７の例では、タイマー回路９０の後段にマスク回路９９を設け、このマスク回路９９を起動直後に動作させる。これにより、タイマー回路９０の出力信号（ｃ）を所定のマスク期間Ｔ２（Ｔ２＜Ｔ１）だけマスクすることが可能である。図８の例では、リセット解除信号ＲＳＴＢの破線部分が、マスクされた部分を示している。

上記に関連する従来技術としては、特許文献１を挙げることができる。

特開２０１２−１０５００７号公報

しかしながら、タイマー回路９０の後段に上記のようなマスク回路９９を設ける場合、回路構成が複雑になり、装置の大型化につながるという問題があった。また、マスク期間Ｔ２が固定長であるため、装置の用途や動作状況等に応じて、マスク期間Ｔ２を最適に設定することが難しいという問題があった。

本発明は上述した問題に鑑み、起動時の誤作動を解消することができるタイマー回路を提供することを目的とする。

上記目的を達成するために、本発明に係るタイマー回路は、コンデンサと、前記コンデンサへ向けて流れる電流を生成する電流源と、電源電圧から所定の基準電圧を生成する基準電圧生成部と、前記基準電圧と、前記コンデンサに充電された電圧であるタイマー電圧とを比較するコンパレータと、前記タイマー電圧または前記基準電圧と、予め定められた閾値電圧とを比較する比較回路と、前記比較回路の出力に応じて、前記コンパレータの出力をマスクする論理ゲートと、を有することを特徴とする構成（第１の構成）とされている。

なお、上記第１の構成から成るタイマー回路は、前記比較回路が、第１端が前記電源電圧に接続された抵抗と、ソースが接地電位の印加端に接続され、ゲートが前記タイマー電圧の印加端に接続され、ドレインが前記抵抗の第２端に接続されたＮチャネル型のトランジスタと、を有し、前記抵抗と前記トランジスタとの接続ノードが前記比較回路の出力端に相当し、前記トランジスタのオンスレッショルド電圧は、電源遮断後において前記コンデンサに残存する電圧の推定値より高い値に設定されている構成（第２の構成）にするとよい。

また、上記第２の構成から成るタイマー回路は、ゲートがオン／オフ制御信号の印加端に接続され、ソースが接地電位の印加端に接続され、ドレインが前記電流源と前記コンデンサとの接続ノードに接続されたＮチャネル型の放電用トランジスタを有する構成（第３の構成）にするとよい。

また、上記第３の構成から成るタイマー回路は、前記コンデンサを外部接続するための外部端子と、アノードが前記外部端子に接続され、カソードが前記電源電圧の印加端に接続された静電保護ダイオードと、を有する構成（第４の構成）にするとよい。

また、上記目的を達成するために、本発明に係るパワーオンリセット回路は、電源電圧を監視してＵＶＬＯ[Under Voltage Lockout]信号を生成する電源電圧監視回路と、放電用トランジスタのオン／オフ制御信号として前記ＵＶＬＯ信号の入力を受ける第４の構成のタイマー回路と、を有し、前記タイマー回路の出力に応じてリセット解除信号を生成することを特徴とする構成（第５の構成）とされている。

なお、上記第５の構成から成るパワーオンリセット回路は、前記電源電圧から生成される定電圧を監視して第２ＵＶＬＯ信号を生成する定電圧監視回路を有し、前記第２ＵＶＬＯ信号と前記タイマー回路の出力とに応じて前記リセット解除信号を生成する構成（第６の構成）にするとよい。

また、上記目的を達成するために、本発明に係る電子機器は、電源電圧から定電圧を生成する定電圧生成回路と、前記電源電圧及び前記定電圧を監視して前記リセット解除信号を生成する第５の構成または第６の構成のパワーオンリセット回路と、前記リセット解除信号に応じて動作する制御装置と、を有することを特徴とする構成（第７の構成）とされている。

なお、上記第７の構成から成る電子機器は、前記制御装置により制御されるドライバと、前記ドライバにより駆動されるモーターと、を有する構成（第８の構成）にするとよい。

また、上記目的を達成するために、本発明に係る車両は、第７の構成または第８の構成の電子機器と、前記電子機器に電力を供給するバッテリと、を有することを特徴とする構成（第９の構成）とされている。

また、上記第９の構成から成る車両は、前記モーターが、ブロアモーター、バッテリー冷却ＦＡＮ用モーター、ウォータポンプ用モーター、またはオイルポンプ用モーターである構成（第１０の構成）にするとよい。

本発明によれば、電源が急峻にオフされて回路に電圧が残存し、この状態で再起動が行われた場合に、残存電圧に起因する誤動作を簡易な構成で回避することができる。また、誤動作を防止する期間を、適切に設定することができる。

電子機器の全体構成を示すブロック図 電子機器を搭載した車両の一構成例を示す外観図 ＰＯＲ回路の構成を示す回路図 電源停止時及び再起動時の一動作例を示すタイミングチャート 第２実施形態のタイマー回路の構成を示す回路図 第３実施形態のタイマー回路の構成を示す回路図 従来のタイマー回路の構成を示す回路図 従来の電源停止時及び再起動時の一動作例を示すタイミングチャート

以下では、車載用の電子機器に本発明を適用した構成を例に挙げて、詳細な説明を行う。

＜電子機器＞
図１は、本発明の一実施形態に係る電子機器の機能構成を示すブロック図である。本図に示したように、本実施形態の電子機器は、ＰＯＲ回路１、ＭＣＵ[Micro Control Unit]２（制御装置）、ドライバ３、保護回路４、三相モーター５（モーター）、及びＶＲＥＧ回路１０（定電圧生成回路）を有して成る。電子機器の各部は、バッテリからの電源電圧ＶＣＣ、ないしは電源電圧ＶＣＣから生成される定電圧ＶＲＥＧが供給されることにより動作する。また電子機器の各部は、ＭＣＵ２が出力する制御信号Ｓｎ（ｎは１以上の自然数）により制御される。

ＰＯＲ回路１は、ＭＣＵ２等の制御装置に対して、リセット状態を解除するための信号であるリセット解除信号ＲＳＴＢを生成して出力する。ＰＯＲ回路１は、定電圧ＶＲＥＧが立ち上がってＵＶＬＯが解除され、且つ電源電圧ＶＣＣが立ち上がってＵＶＬＯが解除されてから一定期間が経過した後に、リセット解除信号ＲＳＴＢを出力する。この一定期間を計測するため、ＰＯＲ回路１は、後述するタイマー回路４０を含むように構成されている。

ＭＣＵ２は、電子機器の各部を制御する制御装置である。本実施形態のＭＣＵ２は、ドライバ３、保護回路４等に対して、制御信号Ｓｎを出力する。なおＭＣＵ２は、電源電圧ＶＣＣの低電圧状態における誤作動防止のために、起動直後は機能停止状態が維持される。この状態において、ＰＯＲ回路１よりリセット解除信号ＲＳＴＢが入力されると、機能停止状態を解除して動作を開始する。

ドライバ３は、三相モーター５を駆動するためのＵ相、Ｖ相、Ｗ相の三相の駆動信号を出力する。

保護回路４は、例えば電子機器の異常な温度上昇等の異常発生を検出したときに、電子機器の各部をシャットダウンする異常保護手段である。

三相モーター５は、三相交流の位相のずれを利用して回転するモーターである。本実施形態の三相モーター５は、例えばブロアモーター、バッテリ冷却ＦＡＮ用モーター、ウォータポンプ用モーター、またはオイルポンプ用モーターとして用いられる。

＜車両＞
図２は、上記の電子機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、電子機器Ｘ１１〜Ｘ２１と、これらの電子機器Ｘ１１〜Ｘ２１に電力を供給するバッテリ（図２では不図示）と、を搭載している。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power Steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、及び電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［Electronic Toll Collection System］など、ユーザの任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、ブラシ付きＤＣモーターを有するダンパーや、ブラシレス三相モーターを有する車載用ブロアなど、ドライバ及びモーターによる駆動が行われる電子機器である。

電子機器Ｘ１９は、不図示のオイルポンプを動作させるためのオイルポンプ用モーターを有する。

電子機器Ｘ２０は、不図示のウォーターポンプを動作させるためのウォーターポンプ用モーターを有する。

電子機器Ｘ２１は、不図示の車載用バッテリーを冷却するための車載用バッテリー冷却ＦＡＮである。

なお本実施形態では、本発明のＰＯＲ回路１が電子機器Ｘ１８に組み込まれている例を説明するが、電子機器Ｘ１１〜Ｘ１７、Ｘ１９〜Ｘ２１のいずれかに組み込むことも可能である。

＜ＰＯＲ回路＞
次に、ＰＯＲ回路１の詳細について説明する。図３は、ＰＯＲ回路１の一構成例を示す回路図である。図３に示すように、本構成例のＰＯＲ回路１は、ＶＲＥＧ＿ＵＶＬＯ回路２０（定電圧監視回路）と、ＶＣＣ＿ＵＶＬＯ回路３０（電源電圧監視回路）と、タイマー回路４０と、ＲＳＴＢ出力段５０と、を有する。

またＰＯＲ回路１には、ＶＲＥＧ回路１０が外部接続されている。ＶＲＥＧ回路１０は、電源電圧ＶＣＣから所定の定電圧ＶＲＥＧ（例えば５Ｖ）を生成する。

ＶＲＥＧ＿ＵＶＬＯ回路２０は、ＶＲＥＧ回路１０により生成される定電圧ＶＲＥＧが入力され、定電圧ＶＲＥＧが所定電圧に達するまで、内部回路の動作をロックして誤動作を防止するための回路である。本実施形態のＶＲＥＧ＿ＵＶＬＯ回路２０は、定電圧ＶＲＥＧが所定電圧に達した時点で、点（Ｘ２）に生じる電圧（以下、「電圧（Ｘ２）」という）の論理レベルをハイとする。

ＶＣＣ＿ＵＶＬＯ回路３０は、電源電圧ＶＣＣを監視し、電源電圧ＶＣＣが所定電圧に達するまで、内部回路の動作をロックして誤動作を防止するための回路である。本実施形態のＶＣＣ＿ＵＶＬＯ回路３０は、電源電圧ＶＣＣが所定電圧に達した時点で、点（Ｙ１）に生じる電圧（以下、「電圧（Ｙ１）」という）の論理レベルをローとする。

タイマー回路４０は、電源電圧ＶＣＣのＵＶＬＯが解除された後の経過時間を計測する回路である。より具体的には、タイマー回路４０は、電圧（Ｙ１）の論理レベルがローとなった時点で、経過時間の計測を開始する。そしてこの経過時間が所定時間を超えた時点で、点（Ｅ）に生じる電圧（以下、「電圧（Ｅ）」という）の論理レベルをハイにする。これにより、所定時間が経過したことを、ＲＳＴＢ出力段５０へ通知する。

ＲＳＴＢ出力段５０は、上記の電圧（Ｘ２）及び電圧（Ｅ）が入力され、両電圧の論理レベルに応じてリセット解除信号ＲＳＴＢの論理レベルを決定し、外部端子ＲＳＴＢからＭＣＵ２へ出力する。

次に、各回路の構成要素及びその接続形態について説明する。

本構成例のＶＲＥＧ回路１０は、オペアンプ１１と、抵抗Ｒ１１と、抵抗Ｒ１２と、を有する。またコンデンサＣ１１を外部接続する端子として、外部端子ＶＲＥＧを有する。

抵抗Ｒ１１の第１端は、オペアンプ１１の出力端と外部端子ＶＲＥＧとの接続ノードに接続されている。抵抗Ｒ１１の第２端は、抵抗Ｒ１２の第１端に接続されている。抵抗Ｒ１２の第２端は、接地端に接続されている。

オペアンプ１１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。オペアンプ１１の反転入力端（−）は、抵抗Ｒ１１と抵抗Ｒ１２との接続ノードに接続されている。オペアンプ１１の出力端は、ＶＲＥＧ回路１０の出力端に相当する。オペアンプ１１の上側電源端は、電源電圧ＶＣＣの印加端に接続されている。

コンデンサＣ１１の第１端は、外部端子ＶＲＥＧに接続されている。コンデンサＣ１１の第２端は、接地端に接続されている。

オペアンプ１１の出力端に現れる電圧は、抵抗Ｒ１１及び抵抗Ｒ１２により分圧され、この分圧された電圧である電圧（Ｗ１）が、オペアンプ１１の反転入力端（−）に印加される。オペアンプ１１は、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆと、反転入力端（−）に印加される電圧（Ｗ１）とが一致するように、定電圧ＶＲＥＧを生成する。

次に、ＶＲＥＧ＿ＵＶＬＯ回路２０の構成要素及びその接続形態について説明する。 本構成例のＶＲＥＧ＿ＵＶＬＯ回路２０は、コンパレータ２１と、インバータ２２と、インバータ２３と、抵抗Ｒ２１〜Ｒ２３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１（以下、「トランジスタＮ２１」という）と、を有する。

抵抗Ｒ２１の第１端は、定電圧ＶＲＥＧの印加端に接続されている。抵抗Ｒ２１の第２端は、抵抗Ｒ２２の第１端に接続されている。抵抗Ｒ２２の第２端は、抵抗Ｒ２３の第１端に接続されている。抵抗Ｒ２３の第２端は、接地端に接続されている。

コンパレータ２１の非反転入力端（＋）は、抵抗Ｒ２１と抵抗Ｒ２２との接続ノードに接続されている。コンパレータ２１の反転入力端（−）は、閾値電圧Ｖｔｈ２１の印加端に接続されている。コンパレータ２１の出力端は、インバータ２２の入力端に接続されている。

インバータ２２の出力端は、インバータ２３の入力端に接続されている。インバータ２３の出力端は、ＶＲＥＧ＿ＵＶＬＯ回路２０の出力端（電圧（Ｘ２）の出力端）に相当する。なお、コンパレータ２１、インバータ２２、及びインバータ２３の上側電源端は、電源電圧ＶＣＣの印加端に接続されている。

トランジスタＮ２１のゲートは、インバータ２２とインバータ２３との接続ノードに接続されている。トランジスタＮ２１のソースは、接地端に接続されている。トランジスタＮ２１のドレインは、抵抗Ｒ２２と抵抗Ｒ２３との接続ノードに接続されている。

次に、ＶＣＣ＿ＵＶＬＯ回路３０の構成要素及びその接続形態について説明する。本構成例のＶＣＣ＿ＵＶＬＯ回路３０は、コンパレータ３１と、インバータ３２と、抵抗Ｒ３１〜Ｒ３３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１（以下、「トランジスタＮ３１」という）と、を有する。

抵抗Ｒ３１の第１端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒ３１の第２端は、抵抗Ｒ３２の第１端に接続されている。抵抗Ｒ３２の第２端は、抵抗Ｒ３３の第１端に接続されている。抵抗Ｒ３３の第２端は、接地端に接続されている。

コンパレータ３１の非反転入力端（＋）は、抵抗Ｒ３１と抵抗Ｒ３２との接続ノードに接続されている。コンパレータ３１の反転入力端（−）は、閾値電圧Ｖｔｈ３１の印加端に接続されている。コンパレータ３１の出力端は、インバータ３２の入力端に接続されている。

インバータ３２の出力端は、ＶＣＣ＿ＵＶＬＯ回路３０の出力端（電圧（Ｙ１）の出力端）に相当する。なお、コンパレータ３１、及びインバータ３２の上側電源端は、電源電圧ＶＣＣの印加端に接続されている。

トランジスタＮ３１のゲートは、インバータ３２の出力端に接続されている。トランジスタＮ３１のソースは、接地端に接続されている。トランジスタＮ３１のドレインは、抵抗Ｒ３２と抵抗Ｒ３３との接続ノードに接続されている。

次に、タイマー回路４０の構成要素及びその接続形態について説明する。本構成例のタイマー回路４０は、定電流源４１と、定電流源４２と、コンパレータ４３と、インバータ４４と、ＡＮＤゲート４５と、抵抗Ｒ４１と、抵抗Ｒ４２と、ダイオードＤ４１と、ダイオードＤ４２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４１（以下、「トランジスタＮ４１」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４２（以下、「トランジスタＮ４２」という）と、を有する。またコンデンサＣ４１を外部接続する端子として、外部端子ＣＰＯＲを有する。

定電流源４１の第１端は、電源電圧ＶＣＣの印加端に接続されている。定電流源４１の第２端は、抵抗Ｒ４１の第１端に接続されている。抵抗Ｒ４１の第２端は、接地端に接続されている。

定電流源４２の第１端は、電源電圧ＶＣＣの印加端に接続されている。定電流源４２の第２端は、コンパレータ４３の非反転入力端（＋）に接続されている。コンパレータ４３の反転入力端（−）は、定電流源４１と抵抗Ｒ４１との接続ノードに接続されている。コンパレータ４３の出力端は、ＡＮＤゲート４５の第１入力端に接続されている。

トランジスタＮ４１のゲートは、ＶＣＣ＿ＵＶＬＯ回路３０の出力端に接続されている。トランジスタＮ４１のソースは、接地端に接続されている。トランジスタＮ４１のドレインは、定電流源４２とコンパレータ４３との接続ノードに接続されている。

抵抗Ｒ４２の第１端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒ４２の第１端は、トランジスタＮ４２のドレインに接続されている。トランジスタＮ４２のゲートは、定電流源４２とコンパレータ４３との接続ノードに接続されている。トランジスタＮ４２のソースは、接地端に接続されている。

インバータ４４の入力端は、トランジスタＮ４２と抵抗Ｒ４２との接続ノードに接続されている。インバータ４４の出力端は、ＡＮＤゲート４５の第２入力端に接続されている。ＡＮＤゲート４５の出力端は、タイマー回路４０の出力端（電圧（Ｅ）の出力端）に相当し、ＲＳＴＢ出力段５０に含まれるＡＮＤゲート５１の第２入力端に接続されている。なお、コンパレータ４３、インバータ４４、及びＡＮＤゲート４５の上側電源端は、電源電圧ＶＣＣの印加端に接続されている。

ダイオードＤ４１のアノードは、外部端子ＣＰＯＲに接続されている。ダイオードＤ４１のカソードは、電源電圧ＶＣＣの印加端に接続されている。ダイオードＤ４２のアノードは、接地端に接続されている。ダイオードＤ４２のカソードは、外部端子ＣＰＯＲに接続されている。

コンデンサＣ４１の第１端は、外部端子ＣＰＯＲを介して、定電流源４２とコンパレータ４３との接続ノードに接続されている。コンデンサＣ４１の第２端は、接地端に接続されている。

次に、ＲＳＴＢ出力段５０の構成要素及びその接続形態について説明する。本構成例のＲＳＴＢ出力段５０は、ＡＮＤゲート５１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５１（以下、「トランジスタＮ５１」という）と、インバータ５２と、抵抗Ｒ５１と、を有する。

抵抗Ｒ５１の第１端は、定電圧ＶＲＥＧの印加端に接続されている。抵抗Ｒ５１の第２端は、トランジスタＮ５１のドレインに接続されている。トランジスタＮ５１のゲートは、ＡＮＤゲート５１の出力端に接続されている。トランジスタＮ５１のソースは、接地端に接続されている。

インバータ５２の入力端は、抵抗Ｒ５１とトランジスタＮ５１との接続ノードに接続されている。インバータ５２の出力端は、外部端子ＲＳＴＢに接続されている。インバータ５２の上側電源端は、定電圧ＶＲＥＧの印加端に接続されている。ＡＮＤゲート５１の第１入力端は、電圧（Ｘ２）の印加端に接続されている。ＡＮＤゲート５１の第２入力端は、電圧（Ｅ）の印加端に接続されている。

次に、ＰＯＲ回路１の動作について説明する。

まず、ＶＲＥＧ＿ＵＶＬＯ回路２０の動作について説明する。ＶＲＥＧ＿ＵＶＬＯ回路２０に含まれる抵抗Ｒ２１〜抵抗Ｒ２３は、定電圧ＶＲＥＧを分圧するための分圧回路である。コンパレータ２１の非反転入力端（＋）には、この分圧された電圧である電圧（Ｘ３）が印加され、所定の閾値電圧Ｖｔｈ２１と比較される。コンパレータ２１の出力端に現れる電圧は、インバータ２２によりその論理レベルが反転され、電圧（Ｘ１）として、インバータ２３の入力端及びトランジスタＮ２１のゲートに印加される。

電源起動直後は、定電圧ＶＲＥＧが所定の目標値まで達しておらず、電圧（Ｘ３）が閾値電圧Ｖｔｈ２１を下回るため、電圧（Ｘ１）の論理レベルはハイとなる。このため、トランジスタＮ２１のオンスレッショルド電圧を上回る電圧が、トランジスタＮ２１のゲートに印加される。この結果、トランジスタＮ２１がオンとなり、抵抗Ｒ２２の第２端が接地端に接続され、抵抗Ｒ２３が回路に組み込まれない状態となる。

一方、電源起動後に所定時間が経過し、定電圧ＶＲＥＧが所定の目標値まで達し、電圧（Ｘ３）が閾値電圧Ｖｔｈ２１を上回ると、電圧（Ｘ１）の論理レベルがローとなる。このため、トランジスタＮ２１のオンスレッショルド電圧を下回る電圧が、トランジスタＮ２１のゲートに印加される。この結果、トランジスタＮ２１がオフとなり、抵抗Ｒ２３が回路に組み込まれ、分圧比が大きくなり、電圧（Ｘ３）が上昇する。このように、コンパレータ２１の出力信号の論理レベルがローである間は電圧（Ｘ３）を低く抑え、論理レベルがハイとなった後に、電圧（Ｘ３）を引き上げる。これにより、コンパレータ２１にヒステリシスを与えることができる。

なお電圧（Ｘ１）は、インバータ２３によりその論理レベルが反転され、電圧（Ｘ２）としてＶＲＥＧ＿ＵＶＬＯ回路２０の出力端から出力される。つまり、電圧（Ｘ３）が閾値電圧Ｖｔｈ２１を上回る場合、電圧（Ｘ２）の論理レベルはハイとなり、下回る場合にローとなる。これにより、定電圧ＶＲＥＧのＵＶＬＯが解除されたか否かを、ＲＳＴＢ出力段５０へ通知する。

次に、ＶＣＣ＿ＵＶＬＯ回路３０の動作について説明する。ＶＣＣ＿ＵＶＬＯ回路３０に含まれる抵抗Ｒ３１〜抵抗Ｒ３３は、電源電圧ＶＣＣを分圧するための分圧回路である。コンパレータ３１の非反転入力端（＋）には、この分圧された電圧である電圧（Ｙ２)が印加され、所定の閾値電圧Ｖｔｈ３１と比較される。コンパレータ３１の出力端に現れる電圧は、インバータ３２によりその論理レベルが反転され、電圧（Ｙ１）としてトランジスタＮ３１のゲートに印加される。

電源起動直後は、電源電圧ＶＣＣが所定の目標値まで達しておらず、電圧（Ｙ２）が閾値電圧Ｖｔｈ３１を下回るため、電圧（Ｙ１）の論理レベルはハイとなる。このため、トランジスタＮ３１のオンスレッショルド電圧を上回る電圧がトランジスタＮ３１のゲートに印加される。この結果、トランジスタＮ３１がオンとなり、抵抗Ｒ３２の第２端が接地端に接続され、抵抗Ｒ３３が回路に組み込まれない状態となる。

一方、電源起動後に所定時間が経過し、電源電圧ＶＣＣが所定の目標値まで達し、電圧（Ｙ２）が閾値電圧Ｖｔｈ３１を上回ると、電圧（Ｙ１）の論理レベルはローとなる。このため、トランジスタＮ３１のオンスレッショルド電圧を下回る電圧がトランジスタＮ３１のゲートに印加される。この結果、トランジスタＮ３１がオフとなり、抵抗Ｒ３３が回路に組み込まれ、分圧比が大きくなり、電圧（Ｙ２）が上昇する。このように、コンパレータ３１の出力信号の論理レベルがローである間は電圧（Ｙ２）を低く抑え、論理レベルがハイとなった後に、電圧（Ｙ２）を引き上げる。これにより、コンパレータ３１にヒステリシスを与えることができる。

また電圧（Ｙ１）は、ＶＣＣ＿ＵＶＬＯ回路３０の出力端からタイマー回路４０へ出力される。電圧（Ｙ２）が閾値電圧Ｖｔｈ３１を上回る場合、電圧（Ｙ１）の論理レベルはローとなり、下回る場合はハイとなる。これにより、電源電圧ＶＣＣのＵＶＬＯが解除されたか否かを、タイマー回路４０へ通知する。

次に、タイマー回路４０の動作について説明する。コンパレータ４３の非反転入力端（＋）には、外部端子ＣＰＯＲに現れる電圧（Ａ）が印加される。コンパレータ４３の反転入力端（−）には、定電流源４１と抵抗Ｒ４１とによって生成される定電圧である電圧（Ｂ）が印加される。コンパレータ４３の出力端には、電圧（Ａ）が電圧（Ｂ）を上回るか否かを示す電圧（Ｃ）が現れ、ＡＮＤゲート４５の第１入力端に印加される。

電圧（Ａ）は、コンデンサＣ４１の充電量に応じて変化する。トランジスタＮ４１がオフしている場合、つまり電源電圧ＶＣＣのＵＶＬＯが解除され、電圧（Ｙ１）の論理レベルがローである場合、定電流源４２からコンデンサＣ４１へ電流が流れる。このため電圧（Ａ）は、コンデンサＣ４１の充電が進むにつれ、上昇する。

一方、トランジスタＮ４１がオンしている場合、つまり電源電圧ＶＣＣのＵＶＬＯが解除されておらず、電圧（Ｙ１）の論理レベルがハイである場合、定電流源４２及びコンデンサＣ４１は接地端に接続され、コンデンサＣ４１の放電が行われる。このため電圧（Ａ）は、コンデンサＣ４１の放電が進むにつれ、低下する。

また電圧（Ａ）は、トランジスタＮ４２のゲートに印加される。電圧（Ａ）がトランジスタＮ４２のオンスレッショルド電圧（以下、「電圧Ｖｔｈ」という）より高い場合、トランジスタＮ４２はオンされ、インバータ４４の入力端と接地端とが接続される。

本実施形態のトランジスタＮ４２及びインバータ４４は、電源遮断時においてコンデンサＣ４１の放電を十分に行えず、残存電圧が発生した場合に、この残存電圧により電圧（Ｃ）に意図しないパルスが発生するのを防止するのに用いられる。

例えば、電源電圧ＶＣＣが急峻に遮断された場合、トランジスタＮ４１をオンする期間が短く、コンデンサＣ４１のディスチャージを十分に行えない可能性がある。この場合、トランジスタＮ４１がオフしているため、放電経路としては、ダイオードＤ４１を経由して電源電圧ＶＣＣ（停止状態）へ流れる経路か、定電流源４２（より詳しくは、これを形成するトランジスタのボディダイオード）を経由して電源電圧ＶＣＣの印加端（この時点では０Ｖ）へ流れる経路のみとなる。

電圧（Ａ）が比較的高い場合は、ダイオードＤ４１（または定電流源４２に含まれるボディダイオード）が順方向にバイアスされるので、電源電圧ＶＣＣの印加端に向けた電流が流れて、コンデンサＣ４１が放電されていく。しかしながら、電圧（Ａ）が低下し、上記の順電圧を下回ると電流が流れなくなり、放電経路が断たれる。以降は、自然放電によるしか、コンデンサＣ４１のディスチャージは行われない。以上のことから、電源電圧ＶＣＣが急峻に遮断された場合、上記の順電圧をやや下回る電圧（Ａ）が、残存電圧として残る可能性がある。

上記の残存電圧が発生した場合、電源立ち上げ時において定電流源４１が入るまで電圧（Ｂ）がＧＮＤとなり、電圧（Ａ）が電圧（Ｂ）を上回り、コンパレータ４３の出力である電圧（Ｃ）が意図せず立ち上がる。そこで本実施形態では、電圧（Ａ）と電圧Ｖｔｈとを比較し、電圧（Ａ）として残存電圧が生じているか否かを判定する。電圧Ｖｔｈの値は、上記の順電圧に基づいて設定する。つまり電圧Ｖｔｈを、電圧（Ａ）として生じる残存電圧以上に設定すればよい。

上記の構成によれば、電源起動後において、電圧（Ａ）が電圧Ｖｔｈを上回るまでの期間はトランジスタＮ４２がオフされ、インバータ４４の入力端に印加される電圧（Ｄ）の論理レベルはハイとなり、インバータ４４の出力端に現れる電圧（ＤＢ）の論理レベルはローとなる。これにより、ＡＮＤゲート４５による電圧（Ｃ）のマスクが行われる。

一方、タイマー回路４０の通常動作時においては、トランジスタＮ４２はオンされ、電圧（Ｄ）の論理レベルはローとなり、電圧（ＤＢ）の論理レベルはハイとなる。このため、ＡＮＤゲート４５による電圧（Ｃ）のマスクは行われない。

以上に説明したタイマー回路４０の時系列順の動作の一例を、図４を用いて説明する。図４は、タイマー回路４０の一動作例を示すタイミングチャートであり、上から順番に、電源電圧ＶＣＣ、電圧（Ａ）、電圧（Ｂ）、電圧（Ｃ）、電圧（Ｄ）、電圧（ＤＢ）、及び電圧（Ｅ）が描写されている。

時刻ｔ１１において、電源が遮断されて電源電圧ＶＣＣが急峻に立ち下がると、電圧（Ｂ）、電圧（Ｃ）、電圧（ＤＢ）、電圧（Ｅ）も同様に急峻に立ち下がる。一方、電圧（Ａ）は、コンデンサＣ４１に充電されている電圧が放電されるため、緩やかに低下していく。やがて電圧（Ａ）がダイオードＤ４１の順電圧を下回ると、電流が流れないため、順電圧以下の残存電圧が生じる。

次に、時刻ｔ１２において、電源が再起動され、電源電圧ＶＣＣが立ち上がると、電圧（Ｂ）も同様に立ち上がる。また電圧（Ａ）が残存しているため、一時的に電圧（Ａ）が電圧（Ｂ）を上回り、電圧（Ｃ）が一時的に立ち上がる。この立ち上がりが意図しないパルスであり、装置の誤作動に繋がる恐れがあるので、マスクする必要がある。

本発明の構成では、時刻ｔ１２の時点で電圧（Ａ）が電圧Ｖｔｈを下回っているため、トランジスタＮ４２がオフし、電圧（Ｄ）がハイ、電圧（ＤＢ）がローとなる。従って電圧（Ｅ）は、電圧（Ｃ）のハイ／ローに関わらず、ローが維持される。つまり、図中の破線で示したように、電圧（Ｅ）が立ち上がることがない。

電圧（Ａ）は、コンデンサＣ４１への充電が進むにつれ上昇し、やがて時刻ｔ１３において電圧Ｖｔｈを上回る。これにより、トランジスタＮ４２がオンし、電圧（Ｄ）がロー、電圧（ＤＢ）がハイとなり、ＡＮＤゲート４５によるマスクが解除される。

さらに時刻ｔ１４において電圧（Ａ）が電圧（Ｂ）を上回ると、ＡＮＤゲート４５の出力である電圧（Ｅ）が立ちあがる。これにより、ＲＳＴＢ出力段５０において、リセット解除信号ＲＳＴＢを出力する条件の一つが満たされた状態となる。

次に、ＲＳＴＢ出力段５０の動作について説明する。ＡＮＤゲート５１には電圧（Ｘ２）と電圧（Ｅ）とが印加され、それぞれの論理積が電圧（Ｚ）として出力される。電圧（Ｚ）は、トランジスタＮ５１のゲートに印加され、そのオン／オフが行われる。

トランジスタＮ５１がオンされた場合、インバータ５２の出力であるリセット解除信号ＲＳＴＢの論理レベルがハイとなり、ＭＣＵ２のリセット状態が解除される。一方、トランジスタＮ５１がオフされた場合、インバータ５２の出力であるリセット解除信号ＲＳＴＢの論理レベルがローになり、ＭＣＵ２がリセット状態となる。

このようにＲＳＴＢ出力段５０は、電圧（Ｘ２）及び電圧（Ｅ）の両方がハイとなった場合、つまり定電圧ＶＲＥＧのＵＶＬＯが解除され、且つ電源電圧ＶＣＣのＵＶＬＯの解除後にタイマー回路４０によるタイマー計測が完了した場合に、リセット解除信号ＲＳＴＢがハイとなり、ＭＣＵ２のリセット状態が解除される。

以上に説明した本構成例によれば、定電流源４１とコンデンサＣ４１とを用いて時間計測を行うタイマー回路４０において、電源電圧ＶＣＣが急峻に遮断され残存電圧が発生し、再起動時に電圧（Ｃ）に意図しないパルスが発生したとしても、これをマスクすることができる。

また本構成例では、残存電圧の値が、回路構成や構成要素から容易に判断できるので（例えば上記のように順電圧から判断できる）、この判断基準に基づいてトランジスタＮ４１のオンスレッショルド電圧を設定することで、簡易な構成で電圧（Ｃ）のマスクを行うことができる。

また本構成例によれば、従来技術（図７）のように、タイマー回路９０の後段にマスク回路９９を設ける場合と比較して、回路構成が簡易であり、装置の大型化につながることがない。また、マスク期間（図４の時刻ｔ１２〜時刻ｔ１３）を、装置の用途や動作状況等に応じて好適に設定することができる。
＜変形例＞

図５及び図６は、図３に示したタイマー回路４０の変形例を示した回路図である。なお図５及び図６においては、図３と同様の構成要素については同じ符号を付加している。また、図３と異なる構成要素について、破線により示しいている。

図５に示す構成例のタイマー回路４０は、図３の抵抗Ｒ４２、トランジスタＮ４２、及びインバータ４４に代わり、コンパレータ４６を有している。コンパレータ４６の非反転入力端（＋）は、定電流源４２とコンパレータ４３との接続ノードに接続されている。コンパレータ４６の反転入力端（−）は、閾値電圧Ｖｔｈ１の印加端に接続されている。コンパレータ４６の出力端は、ＡＮＤゲート４５の第２入力端に接続されている。

上記構成のタイマー回路４０の動作について説明する。本構成例では、電圧（Ａ）は、コンパレータ４６の非反転入力端（＋）に印加される。電圧（Ａ）が閾値電圧Ｖｔｈ１より高い場合、コンパレータ４６の出力端の電圧（Ｆ）はハイとなる。一方、電圧（Ａ）が閾値電圧Ｖｔｈ１より低い場合、電圧（Ｆ）はローとなる。

閾値電圧Ｖｔｈ１は、推定される残存電圧の最大値より高い値に設定されている。このため、タイマー回路４０の通常動作時においては、電圧（Ａ）が閾値電圧Ｖｔｈ１を上回り、電圧（Ｆ）の論理レベルはハイとなる。一方、低電圧時は、電圧（Ａ）が閾値電圧Ｖｔｈ１を下回り、電圧（Ｆ）の論理レベルはローとなる。これにより、電源起動直において電圧（Ａ）が残存電圧として存在していたとしても、電圧（Ｃ）の意図しないパルスをマスクすることが可能である。

このように本構成例のタイマー回路４０は、第１の構成例のタイマー回路４０をより概念的に広くしたものである。より具体的には、推定される残存電圧の最大値より高い値を閾値電圧Ｖｔｈ１として設定し、この閾値電圧Ｖｔｈ１と電圧（Ａ）とを一般的なコンパレータ４６を用いて比較することにより、残存電圧が生じているか否かを判定することを特徴としている。これにより、残存電圧の検出精度を高めたり、検出のための閾値電圧の任意性を高めたりすることが可能である。

また、図６に示す構成例のタイマー回路４０は、図３の抵抗Ｒ４２、トランジスタＮ４２、及びインバータ４４に代わり、コンパレータ４７を有している。コンパレータ４７の非反転入力端（＋）は、定電流源４１とコンパレータ４３との接続ノードに接続されている。コンパレータ４７の反転入力端（−）は、閾値電圧Ｖｔｈ２の印加端に接続されている。コンパレータ４７の出力端は、ＡＮＤゲート４５の第２入力端に接続されている。

上記構成のタイマー回路４０の動作について説明する。本構成例では、電圧（Ｂ）が、コンパレータ４７の非反転入力端（＋）に印加される。電圧（Ｂ）が閾値電圧Ｖｔｈ２より高い場合、コンパレータ４７の出力端の電圧（Ｇ）はハイとなる。一方、電圧（Ｂ）が閾値電圧Ｖｔｈ２より低い場合、電圧（Ｇ）はローとなる。

本実施形態では、電源起動後において電圧（Ｂ）が正常動作時の電圧レベルまで上昇したとみなすことができる電圧を、閾値電圧Ｖｔｈ２として設定する。このため、タイマー回路４０の通常動作時においては、電圧（Ｂ）が閾値電圧Ｖｔｈ２を上回り、電圧（Ｇ）の論理レベルはハイとなる。一方、低電圧時は、電圧（Ｂ）が閾値電圧Ｖｔｈ２を下回り、電圧（Ｇ）の論理レベルはローとなる。これにより、起動直後の低電圧状態において、電圧（Ｃ）の意図しないパルスをマスクすることが可能である。

このように本構成例のタイマー回路４０は、第１及び第２の構成例のタイマー回路４０と異なり、電圧（Ａ）ではなく電圧（Ｂ）を参照することにより、電圧（Ｃ）のマスクを行っている。つまり、マスクを行うために参照する電圧は、コンデンサＣ４１の放電経路に生じる電圧（上記の例では電圧（Ａ））に限定されるものではない。マスク期間を好適に設定するための判断基準となる電圧であれば、回路構成や設計事項等に応じて、参照する電圧を適宜変更することが可能である。

＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、車載用の電子機器に適用することが可能である。ただし、本発明の適用対象はこれに限定されるものではなく、他の用途に供される電子機器にも広く適用することが可能である。

１ ＰＯＲ回路（パワーオンリセット回路）
２ ＭＣＵ（制御装置）
３ ドライバ
４ 保護回路
５ 三相モーター（モーター）
１０ ＶＲＥＧ回路（定電圧生成回路）
１１ オペアンプ
Ｒ１１、Ｒ１２ 抵抗
Ｃ１１ コンデンサ
２０ ＶＲＥＧ＿ＵＶＬＯ回路（定電圧監視回路）
２１ コンパレータ
２２、２３ インバータ
Ｒ２１、Ｒ２２、Ｒ２３ 抵抗
Ｎ２１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
３０ ＶＣＣ＿ＵＶＬＯ回路（電源電圧監視回路）
３１ コンパレータ
３２ インバータ
Ｒ３１、Ｒ３２、Ｒ３３ 抵抗
Ｎ３１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
４０ タイマー回路
４１、４２ 定電流源（電流源）
４３ コンパレータ
４４ インバータ
４５ ＡＮＤゲート（論理ゲート）
４６、４７ コンパレータ（比較回路）
Ｒ４１、Ｒ４２ 抵抗
Ｄ４１、Ｄ４２ ダイオード（静電保護ダイオード）
Ｎ４１、Ｎ４２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ４１ コンデンサ
５０ ＲＳＴＢ出力段
５１ ＡＮＤゲート
５２ インバータ
Ｒ５１ 抵抗
Ｎ５１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
９ ＰＯＲ回路
９０ タイマー回路
９１ 定電流源
９２ オペアンプ
９９ マスク回路
Ｎ９１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ９１ コンデンサ
Ｘ 車両
Ｘ１１〜Ｘ２１ 電子機器

Claims (10)

1. コンデンサと、
   前記コンデンサへ向けて流れる電流を生成する電流源と、
   電源電圧から所定の基準電圧を生成する基準電圧生成部と、
   前記基準電圧と、前記コンデンサに充電された電圧であるタイマー電圧とを比較するコンパレータと、
   前記タイマー電圧と、予め定められた閾値電圧とを比較する比較回路と、
   前記比較回路の出力に応じて、前記コンパレータの出力をマスクする論理ゲートと、を有し、
   前記比較回路は、
   第１端が前記電源電圧に接続された抵抗と、
   ソースが接地電位の印加端に接続され、ゲートが前記タイマー電圧の印加端に接続され、ドレインが前記抵抗の第２端に接続されたＮチャネル型のトランジスタと、を有し、
   前記抵抗と前記トランジスタとの接続ノードが前記比較回路の出力端に相当し、
   前記トランジスタのオンスレッショルド電圧は、電源遮断後において前記コンデンサに残存する電圧の推定値より高い値に設定されていること
   を特徴とするタイマー回路。
2. 前記タイマー回路は、
   前記比較回路の出力端と前記論理ゲートとの間に設けられるインバータを有すること
   を特徴とする請求項１に記載のタイマー回路。
3. 前記タイマー回路は、
   ゲートがオン／オフ制御信号の印加端に接続され、ソースが接地電位の印加端に接続され、ドレインが前記電流源と前記コンデンサとの接続ノードに接続されたＮチャネル型の放電用トランジスタを有すること
   を特徴とする請求項１または請求項２に記載のタイマー回路。
4. 前記タイマー回路は、
   前記コンデンサを外部接続するための外部端子と、
   アノードが前記外部端子に接続され、カソードが前記電源電圧の印加端に接続された静電保護ダイオードと、を有すること
   を特徴とする請求項１〜請求項３のいずれか一項に記載のタイマー回路。
5. 電源電圧を監視してＵＶＬＯ[Under Voltage Lockout]信号を生成する電源電圧監視回路と、
   放電用トランジスタのオン／オフ制御信号として前記ＵＶＬＯ信号の入力を受ける請求項４に記載のタイマー回路と、を有し、
   前記タイマー回路の出力に応じてリセット解除信号を生成すること
   を特徴とするパワーオンリセット回路。
6. 前記電源電圧から生成される定電圧を監視して第２ＵＶＬＯ信号を生成する定電圧監視回路を有し、
   前記第２ＵＶＬＯ信号と前記タイマー回路の出力とに応じて前記リセット解除信号を生成すること
   を特徴とする請求項５に記載のパワーオンリセット回路。
7. 電源電圧から定電圧を生成する定電圧生成回路と、
   前記電源電圧及び前記定電圧を監視して前記リセット解除信号を生成する請求項５または請求項６に記載のパワーオンリセット回路と、
   前記リセット解除信号に応じて動作する制御装置と、を有すること
   を特徴とする電子機器。
8. 前記制御装置により制御されるドライバと、
   前記ドライバにより駆動されるモーターと、を有すること
   を特徴とする請求項７に記載の電子機器。
9. 請求項７または請求項８に記載の電子機器と、
   前記電子機器に電力を供給するバッテリと、
   を有することを特徴とする車両。
10. 前記モーターは、ブロアモーター、バッテリー冷却ＦＡＮ用モーター、ウォータポンプ用モーター、またはオイルポンプ用モーターであること
    を特徴とする請求項９に記載の車両。
    

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