JP7246897B2 - 半導体集積回路、ハイサイドトランジスタの駆動回路、dc/dcコンバータのコントローラ - Google Patents
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Description
Vb=Va+VBE1=Va+ΔV+VBE2 …(1)
これを変形すると、式(2)を得る。
ΔV=VBE1-VBE2 …(2)
I1=Is×exp(VBE1/VT) …(3)
I2=N×Is×exp(VBE2/VT) …(4)
ただし、VT=k/q×T
VBE1=VT・ln(I1/Is) …(5)
VBE2=VT・ln(I2/(N・Is)) …(6)
式(5)、(6)を式(2)に代入すると、式(7)を得る。
ΔV=VT{ln(I1/Is)-ln(I2/(N・Is))}
=VT・ln(N×I1/I2) …(7)
ΔV(I1=I2)=VT×lnN …(8)
ΔV(I1=I2)は、I1=I2であるときのΔVである。
I2=ΔV(I1=I2)/R1 …(9)
I2=VT×lnN/R1 …(10)
VUVLO+=Vb(I1=I2)×(Ra/Rb+1) …(11)
Vb(I1=I2)は、I1=I2であるときのノードNbの電位である。
VUVLO+=(Va(I1+I2)+VBE1(I1+I2))×(Ra/Rb+1)
=(R2×(I1+I2)+VBE1(I1+I2))×(Ra/Rb+1)
=(R2×2×I2+VBE1(I1+I2))×(Ra/Rb+1)
=(R2/R1×2×VT×lnN+VBE1(I1+I2))×(Ra/Rb+1) …(12)
VUVLO-=Vb(I1=I2)×(Ra/(Rb+Rc)+1) …(13)
式(13)に式(1)を代入すると、式(14)を得る。
VUVLO-=Vb(I1=I2)×(Ra/(Rb+Rc)+1)
=(R2/R1×2×VT×lnN+VBE1(I1=I2))×(Ra/(Rb+Rc)+1) …(14)
δ/δT{(R2/R1×2×VT×lnN+VBE1(I1+I2))×(Ra/Rb+1)}
=R2/R1×2×k/q×lnN+α=0
αは、VBE1の温度係数であり、-1.71[mV/deg]である。
よって、
R2=-α×R1/{2×k/q×ln(N)} …(15)
を満たすとき、正の温度特性を有するVT(=k/q×T)と、負の温度特性を有するVBEをキャンセルさせ、温度に依存しないしきい値を設定できる。
ΔV=VGS1-VGS2 …(17)
VGS=VTH+S×ln(Id/(W/L)×I0) …(18)
ΔV=VGS1-VGS2
=ζ×k/q×T×ln(ID1/ID2)
=ζ×k/q×T×ln((W2/L2)/(W1/L1))
=ζ×k/q×T×ln(K) …(19)
I2=I1=ΔV/R1
=ζ×k/q×T×ln(K)/R1 …(20)
これは電源電圧Vccに依存しない定電流である。この特性に着目すると、基本回路要素820を用いて、基準電流源を構成できるかことが理解される。
図5は、実施例1に係る半導体集積回路800Aの回路図である。半導体集積回路800Aは、UVLO回路810Aを備える。UVLO回路810Aは、図2の基本回路要素820に加えて、抵抗R2、分圧回路822、出力回路824を備える。
VUVLO+=(R2/R1×2×ζ×k/q×T×ln(K)+VGS1)×(Ra/Rb+1) …(21)
VUVLOー=(R2/R1×2×ζ×k/q×T×ln(K)+VGS1)×(Ra/(Rb+Rc)+1) …(22)
(R2/R1×2×ζ×k/q×ln(K)+β)=0
βは、VGSの微分であり、-2.60[mV/deg]である。
したがって、式(23)を満たすように、抵抗R1,R2を決めることで、温度に依存しないしきい値VUVLO+,VUVLO-を得ることができる。
R2/R1=-β/{2×ζ×k/q×ln(K)} …(23)
続いて駆動回路300の用途を説明する。駆動回路300は、DC/DCコンバータに用いることができる。図7は、DC/DCコンバータ500のコントローラ400の回路図である。DC/DCコンバータ500は同期整流型の降圧(Buck)コンバータであり、コントローラ400に加えて、キャパシタC1,C2およびインダクタL1を備える。
図9は、実施例2に係る基準電圧源810Bの回路図である。基準電圧源810Bは、基本回路要素820に加えて、抵抗R2、インピーダンス素子Z1,Z2および帰還回路(アンプ)840を備える。インピーダンス素子Z1,Z2は、トランジスタM1,M2のドレインと接続される。帰還回路840は、インピーダンス素子Z1とZ2の電圧降下が等しくなるように、すなわちI1=I2が成り立つように、トランジスタM1,M2のゲート電圧Vbを調節する。インピーダンス素子は、抵抗であってもよいし、トランジスタであってもよい。
図10は、実施例3に係る基準回路810Cの回路図である。基準回路810Cは、基本回路要素820に加えて、カレントミラー回路842を備える。カレントミラー回路842の入力は、第2NMOSトランジスタM2と接続され、カレントミラー回路842の出力は第1NMOSトランジスタM1と接続される。カレントミラー回路842によって、I1=I2となるように帰還がかかる。
図3では、P型半導体基板を用いる場合を説明したが、N型半導体基板を用いてもよい。この場合、P型とN型を読み替えればよい。
実施の形態ではハイサイドトランジスタMHをNチャンネルMOSFETとして説明したが、NPN型バイポーラトランジスタであってもよいし、IGBTであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
実施の形態では、ハイサイドトランジスタMHが駆動回路300と同じICに集積化される場合を説明したがその限りでなく、ハイサイドトランジスタMHは、ディスクリート部品であってもよい。
図7のDC/DCコンバータ500において、ローサイドトランジスタMLをダイオードに置換してもよい。またDC/DCコンバータ500のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
スイッチング回路100の用途は、DC/DCコンバータやインバータ装置に限定されない。たとえばスイッチング回路100は、双方向コンバータ、バッテリの充電回路、オーディオ用のD級アンプにも適用可能である。
110 ローサイド駆動回路
MH ハイサイドトランジスタ
ML ローサイドトランジスタ
300 駆動回路
310 バッファ
320 レベルシフト回路
400 コントローラ
410 パルス変調器
420 ローサイド駆動回路
500 DC/DCコンバータ
700 UVLO回路
800 半導体集積回路
810 基準回路
810A UVLO回路
810B 基準電圧源
810C 基準回路
820 基本回路要素
M1 第1NMOSトランジスタ
M2 第2NMOSトランジスタ
R1,R2 抵抗
822 分圧回路
824 出力回路
830 機能回路
831 電源ライン
832 接地ライン
840 帰還回路
842 カレントミラー回路
Claims (15)
- 基準回路を備え、
前記基準回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される抵抗と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成され、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタそれぞれを取り囲む分離層は、電源ラインと接続されることを特徴とする半導体集積回路。 - 前記第1NMOSトランジスタと前記第2NMOSトランジスタはそれぞれ、同サイズの複数のトランジスタセルを含み、前記第2NMOSトランジスタを構成する複数のトランジスタセルは、前記第1NMOSトランジスタを構成する複数のトランジスタセルを取り囲むことを特徴とする請求項1に記載の半導体集積回路。
- 基準回路を備え、
前記基準回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される抵抗と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成され、
前記第1NMOSトランジスタと前記第2NMOSトランジスタはそれぞれ、同サイズの複数のトランジスタセルを含み、前記第2NMOSトランジスタを構成する複数のトランジスタセルは、前記第1NMOSトランジスタを構成する複数のトランジスタセルを取り囲むことを特徴とする半導体集積回路。 - 接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする請求項1から3のいずれかに記載の半導体集積回路。
- 基準回路を備え、
前記基準回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される抵抗と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成され、
接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする半導体集積回路。 - 前記基準回路は、前記第1NMOSトランジスタの電流をコピーし、前記第2NMOSトランジスタに供給するカレントミラー回路をさらに含むことを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
- 電源ラインと、
前記電源ラインの電圧を受ける低電圧誤動作防止回路と、
を備え、
前記低電圧誤動作防止回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される第1抵抗と、
前記第1抵抗の前記他端と、接地ラインの間に設けられる第2抵抗と、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタのゲートに、前記電源ラインの電圧を分圧した電圧を印加する分圧回路と、
前記第1NMOSトランジスタに流れる電流と前記第2NMOSトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成され、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタそれぞれを取り囲む分離層は、前記電源ラインと接続されることを特徴とする半導体集積回路。 - 接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする請求項7に記載の半導体集積回路。
- 電源ラインと、
前記電源ラインの電圧を受ける低電圧誤動作防止回路と、
を備え、
前記低電圧誤動作防止回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される第1抵抗と、
前記第1抵抗の前記他端と、接地ラインの間に設けられる第2抵抗と、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタのゲートに、前記電源ラインの電圧を分圧した電圧を印加する分圧回路と、
前記第1NMOSトランジスタに流れる電流と前記第2NMOSトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成され、
接地ラインの電位がスイッチングし、半導体基板が接地されることを特徴とする半導体集積回路。 - NチャンネルまたはNPN型のハイサイドトランジスタの駆動回路であって、
入力信号をレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するドライバと、
前記ハイサイドトランジスタのソースと接続されるスイッチングラインと、
ハイサイド電源ラインと、
前記スイッチングラインを接地とし、前記ハイサイド電源ラインの電圧を監視する低電圧誤動作防止回路と、
を備え、
前記低電圧誤動作防止回路は、
ゲートが共通に接続された第1NMOSトランジスタと第2NMOSトランジスタと、
一端が前記第1NMOSトランジスタのソースと接続され、他端が前記第2NMOSトランジスタのソースと接続される第1抵抗と、
前記第1抵抗の前記他端と、接地ラインの間に設けられる第2抵抗と、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタのゲートに、前記ハイサイド電源ラインの電圧を分圧した電圧を印加する分圧回路と、
前記第1NMOSトランジスタに流れる電流と前記第2NMOSトランジスタに流れる電流の大小関係に応じた出力信号を生成する出力回路と、
を含み、
前記第1NMOSトランジスタおよび前記第2NMOSトランジスタが、フローティングNMOSトランジスタで構成されることを特徴とする駆動回路。 - 前記第1NMOSトランジスタおよび前記第2NMOSトランジスタを取り囲む分離層は、前記ハイサイド電源ラインと接続されることを特徴とする請求項10に記載の駆動回路。
- 前記第1NMOSトランジスタと前記第2NMOSトランジスタはそれぞれ、同サイズの複数のトランジスタセルを含み、前記第2NMOSトランジスタを構成する複数のトランジスタセルは、前記第1NMOSトランジスタを構成する複数のトランジスタセルを取り囲むことを特徴とする請求項10または11に記載の駆動回路。
- 前記ハイサイド電源ラインの電圧は、ブートストラップ回路によって生成されることを特徴とする請求項10から12のいずれかに記載の駆動回路。
- DC/DCコンバータのコントローラであって、
前記DC/DCコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいてNチャンネルまたはNPN型のハイサイドトランジスタを駆動するハイサイド駆動回路と、
を備え、前記ハイサイド駆動回路は、請求項10から13のいずれかの駆動回路を含むことを特徴とするコントローラ。 - 前記パルス信号にもとづいてNチャンネルまたはNPN型のローサイドトランジスタを駆動するローサイド駆動回路をさらに備え、
前記ローサイド駆動回路は、前記ハイサイド駆動回路の低電圧誤動作防止回路と同じ構造を有する低電圧誤動作防止回路を含むことを特徴とする請求項14に記載のコントローラ。
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