JPH11195202A - 微小信号増幅装置とそれを用いた磁気ディスクメモリ装置 - Google Patents
微小信号増幅装置とそれを用いた磁気ディスクメモリ装置Info
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- 230000003321 amplification Effects 0.000 claims description 91
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 91
- 230000000694 effects Effects 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000007246 mechanism Effects 0.000 claims description 12
- 239000002131 composite material Substances 0.000 claims description 8
- 230000005611 electricity Effects 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims description 8
- 230000001939 inductive effect Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims description 5
- 230000035945 sensitivity Effects 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 38
- 230000008859 change Effects 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 239000000725 suspension Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 101100369980 Arabidopsis thaliana TMN1 gene Proteins 0.000 description 2
- 101100369981 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) EMP70 gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910018104 Ni-P Inorganic materials 0.000 description 1
- 229910018536 Ni—P Inorganic materials 0.000 description 1
- 101000579490 Solanum lycopersicum Suberization-associated anionic peroxidase 1 Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001050 lubricating effect Effects 0.000 description 1
- 230000005381 magnetic domain Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical group 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
- G11B2005/0016—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
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- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
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Abstract
(57)【要約】
【課題】 簡素化を図りつつ、高感度で高周波数までの
微小信号を増幅することが可能な微小増幅装置とそれを
用いて回路の簡素化と高感度で高周波までの広帯域での
読み出し動作を実現した磁気ディスクメモリ装置を提供
する。 【解決手段】 制御端子、入力側端子及び出力側端子を
備えてなる第１導電型の第１トランジスタと第２導電型
の第２トランジスタの上記入力側端子を共通接続し、上
記制御端子間に印加された電圧差に対応した電流を流す
ようにしてなる変形差動回路を用い、入力信号源手段で
形成された微小電圧信号を上記第１トランジスタの制御
端子に印加し、上記第２トランジスタの制御端子にバイ
アス電圧を印加し、上記第２トランジスタの出力側端子
から上記入力信号源手段で形成された微小電圧信号に対
応した増幅信号を得るようにする。
微小信号を増幅することが可能な微小増幅装置とそれを
用いて回路の簡素化と高感度で高周波までの広帯域での
読み出し動作を実現した磁気ディスクメモリ装置を提供
する。 【解決手段】 制御端子、入力側端子及び出力側端子を
備えてなる第１導電型の第１トランジスタと第２導電型
の第２トランジスタの上記入力側端子を共通接続し、上
記制御端子間に印加された電圧差に対応した電流を流す
ようにしてなる変形差動回路を用い、入力信号源手段で
形成された微小電圧信号を上記第１トランジスタの制御
端子に印加し、上記第２トランジスタの制御端子にバイ
アス電圧を印加し、上記第２トランジスタの出力側端子
から上記入力信号源手段で形成された微小電圧信号に対
応した増幅信号を得るようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、微小信号増幅装
置とそれを用いた磁気ディスクメモリ装置に関し、例え
ばハードディスクドライブ装置のような磁気ディスクメ
モリ装置であって、特に読み出しヘッドとして磁気抵抗
効果素子（ＭＲ）ヘッドを用いた微小信号増幅技術に利
用して有効な技術、さらには読み出し用ヘッドとして上
記磁気抵抗効果素子と書き込み用ヘッドとしてインダク
ティブヘッドとを使用した複合ヘッドを用いた微小信号
増幅技術に利用して有効な技術に関するものである。
置とそれを用いた磁気ディスクメモリ装置に関し、例え
ばハードディスクドライブ装置のような磁気ディスクメ
モリ装置であって、特に読み出しヘッドとして磁気抵抗
効果素子（ＭＲ）ヘッドを用いた微小信号増幅技術に利
用して有効な技術、さらには読み出し用ヘッドとして上
記磁気抵抗効果素子と書き込み用ヘッドとしてインダク
ティブヘッドとを使用した複合ヘッドを用いた微小信号
増幅技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）で構成された
ＭＲヘッド用リードアンプの例として、アイ・イー・イ
ー・イー ジャーナル オブ ソリッドステート サー
キッツ(IEEE JOURNAL OF SOLID STATE CIRCUITS)第29巻
No.12 、 1994 年12月、第1589頁〜第1595頁がある。上
記文献に記載のリードアンプは、増幅ＭＯＳＦＥＴを介
してＭＲヘッドにバイアス電流を流し、磁気抵抗の変化
に対応した読み出し電流を取り出すようにするものであ
る。
ＭＲヘッド用リードアンプの例として、アイ・イー・イ
ー・イー ジャーナル オブ ソリッドステート サー
キッツ(IEEE JOURNAL OF SOLID STATE CIRCUITS)第29巻
No.12 、 1994 年12月、第1589頁〜第1595頁がある。上
記文献に記載のリードアンプは、増幅ＭＯＳＦＥＴを介
してＭＲヘッドにバイアス電流を流し、磁気抵抗の変化
に対応した読み出し電流を取り出すようにするものであ
る。
【０００３】
【発明が解決しようとする課題】上記のリードアンプに
おいては、５Ｖのような単一電源で動作できるという利
点を持つが、上記のようにＭＲヘッドにバイアス電流を
流し、その磁気抵抗変化に対応した読み出し電流を形成
するものである。このように読み出し信号を電流信号と
して取り出す場合には、ＭＲヘッドと上記リードアンプ
とを接続する配線のインダクタンス成分が増幅すべき電
流信号源に含まれるために、高周波数でのゲインが低下
するという問題を有する。ハードディスクメモリ装置等
では、大記憶容量化のために記録密度を高くする傾向に
あり、それに対応して読み出すべき信号周波数が高周波
数までの広帯域にわたる傾向にあるために、上記のよう
なカレントセンス方式では上記高記録密度化には適さな
い。
おいては、５Ｖのような単一電源で動作できるという利
点を持つが、上記のようにＭＲヘッドにバイアス電流を
流し、その磁気抵抗変化に対応した読み出し電流を形成
するものである。このように読み出し信号を電流信号と
して取り出す場合には、ＭＲヘッドと上記リードアンプ
とを接続する配線のインダクタンス成分が増幅すべき電
流信号源に含まれるために、高周波数でのゲインが低下
するという問題を有する。ハードディスクメモリ装置等
では、大記憶容量化のために記録密度を高くする傾向に
あり、それに対応して読み出すべき信号周波数が高周波
数までの広帯域にわたる傾向にあるために、上記のよう
なカレントセンス方式では上記高記録密度化には適さな
い。
【０００４】上記のような高記憶密度化に適したセンス
方式としては、磁気抵抗の変化を電圧信号として取り出
すボルテージセンス方式が有効ある。ＭＲヘッドは、動
作バイアス電流が流された状態をもって動作され、そこ
で得られる電圧信号が直流成分を含めて例えば２００ｍ
Ｖ程度の小さな電圧である。このような小さな電圧信号
を増幅ＭＯＳＦＥＴのゲート，ソース間に供給しても、
ＭＯＳＦＥＴが動作するのに必要なゲート，ソース間電
圧が不足して増幅できない。そこで、ダイオード等のレ
ベルシフト回路を用い、上記の電圧信号にレベルシフト
回路による直流電圧を加えて増幅ＭＯＳＦＥＴのゲー
ト，ソース間に伝えるようにすることが考えられる。し
かし、このようにするとレベルシフト動作を行うダイオ
ードや抵抗素子といった回路素子それ自体がノイズ発生
源となり、かかるノイズ成分が上記ＭＲヘッドの磁気抵
抗変化に対応して形成された小さな電圧信号に混入する
ものとなるため、所望のＳ／Ｎ比が得られないという別
の問題が生じる。
方式としては、磁気抵抗の変化を電圧信号として取り出
すボルテージセンス方式が有効ある。ＭＲヘッドは、動
作バイアス電流が流された状態をもって動作され、そこ
で得られる電圧信号が直流成分を含めて例えば２００ｍ
Ｖ程度の小さな電圧である。このような小さな電圧信号
を増幅ＭＯＳＦＥＴのゲート，ソース間に供給しても、
ＭＯＳＦＥＴが動作するのに必要なゲート，ソース間電
圧が不足して増幅できない。そこで、ダイオード等のレ
ベルシフト回路を用い、上記の電圧信号にレベルシフト
回路による直流電圧を加えて増幅ＭＯＳＦＥＴのゲー
ト，ソース間に伝えるようにすることが考えられる。し
かし、このようにするとレベルシフト動作を行うダイオ
ードや抵抗素子といった回路素子それ自体がノイズ発生
源となり、かかるノイズ成分が上記ＭＲヘッドの磁気抵
抗変化に対応して形成された小さな電圧信号に混入する
ものとなるため、所望のＳ／Ｎ比が得られないという別
の問題が生じる。
【０００５】この解決策として、増幅ＭＯＳＦＥＴのソ
ース側のバイアス回路を負電圧を用い、ドレイン側に設
けられる負荷回路に正電位を用いるような正と負の２電
源回路とすることが考えられる。このような正負の２電
源を用いることにより、増幅ＭＯＳＦＥＴの動作に必要
なバイアス電圧が確保でき、ゲートに上記ＭＲヘッドで
形成された電圧信号をそのまま供給することができるか
ら、上記Ｓ／Ｎ比を確保することができる。しかしなが
ら、正と負の電圧を形成するための電源回路が複雑とな
って装置の小型化や低コスト化を妨げる。
ース側のバイアス回路を負電圧を用い、ドレイン側に設
けられる負荷回路に正電位を用いるような正と負の２電
源回路とすることが考えられる。このような正負の２電
源を用いることにより、増幅ＭＯＳＦＥＴの動作に必要
なバイアス電圧が確保でき、ゲートに上記ＭＲヘッドで
形成された電圧信号をそのまま供給することができるか
ら、上記Ｓ／Ｎ比を確保することができる。しかしなが
ら、正と負の電圧を形成するための電源回路が複雑とな
って装置の小型化や低コスト化を妨げる。
【０００６】正の１電源を用いた場合において、ＭＲヘ
ッドの一端に中点電圧に印加し、他端から微小信号を得
るようにし、増幅ＭＯＳＦＥＴの動作に必要なバイアス
電圧を確保することも考えられる。しかしながら、磁気
ディスクは、一般に高速回転の際に空気摩擦等によって
発生する静電気を放電させるために接地電位が与えられ
ている。ＭＲヘッドに上記のような中点電圧を印加する
と、ＭＲヘッドと磁気ディスクとが異電位であることに
よって生じる放電現象が生じるおそれがある。したがっ
て、ＭＲヘッドと磁気ディスクとの間での放電現象を防
ぐために、一般に回路の接地電位にされる磁気ディスク
に合わせて上記ＭＲヘッドの一端に接地電位を印加する
のが便利である。
ッドの一端に中点電圧に印加し、他端から微小信号を得
るようにし、増幅ＭＯＳＦＥＴの動作に必要なバイアス
電圧を確保することも考えられる。しかしながら、磁気
ディスクは、一般に高速回転の際に空気摩擦等によって
発生する静電気を放電させるために接地電位が与えられ
ている。ＭＲヘッドに上記のような中点電圧を印加する
と、ＭＲヘッドと磁気ディスクとが異電位であることに
よって生じる放電現象が生じるおそれがある。したがっ
て、ＭＲヘッドと磁気ディスクとの間での放電現象を防
ぐために、一般に回路の接地電位にされる磁気ディスク
に合わせて上記ＭＲヘッドの一端に接地電位を印加する
のが便利である。
【０００７】この発明の目的は、簡素化を図りつつ、高
感度で高周波数までの微小信号を増幅することが可能な
微小増幅装置を提供することにある。この発明の他の目
的は、回路の簡素化と高感度で高周波までの広帯域での
読み出し動作を実現した磁気ディスクメモリ装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
感度で高周波数までの微小信号を増幅することが可能な
微小増幅装置を提供することにある。この発明の他の目
的は、回路の簡素化と高感度で高周波までの広帯域での
読み出し動作を実現した磁気ディスクメモリ装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、制御端子、入力側端子及び
出力側端子を備えてなる第１導電型の第１トランジスタ
と第２導電型の第２トランジスタの上記入力側端子を共
通接続し、上記制御端子間に印加された電圧差に対応し
た電流を流すようにしてなる変形差動回路を用い、入力
信号源手段で形成された微小電圧信号を上記第１トラン
ジスタの制御端子に印加し、上記第２トランジスタの制
御端子にバイアス電圧を印加し、上記第２トランジスタ
の出力側端子から上記入力信号源手段で形成された微小
電圧信号に対応した増幅信号を得るようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、制御端子、入力側端子及び
出力側端子を備えてなる第１導電型の第１トランジスタ
と第２導電型の第２トランジスタの上記入力側端子を共
通接続し、上記制御端子間に印加された電圧差に対応し
た電流を流すようにしてなる変形差動回路を用い、入力
信号源手段で形成された微小電圧信号を上記第１トラン
ジスタの制御端子に印加し、上記第２トランジスタの制
御端子にバイアス電圧を印加し、上記第２トランジスタ
の出力側端子から上記入力信号源手段で形成された微小
電圧信号に対応した増幅信号を得るようにする。
【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば下記の通りであ
る。すなわち、回転動作によって発生する静電気を放電
させる第１電位が与えられた円盤状の磁気記憶媒体と、
一端に上記第１電位が与えられ、他端から読み出し信号
を出力する磁気抵抗効果素子を用いた読み出しヘッドと
を有する磁気ディスクメモリ装置において、制御端子、
入力側端子及び出力側端子を備えてなる第１導電型の第
１トランジスタと第２導電型の第２トランジスタの上記
入力側端子を共通接続してなる変形差動回路を用い、上
記読み出しヘッドで形成された微小電圧信号を上記第１
トランジスタの制御端子に印加し、上記第２トランジス
タの制御端子にバイアス電圧を印加し、上記第２トラン
ジスタの出力側端子から上記読み出しヘッドで形成され
た微小電圧信号の増幅信号を得るようにする。
表的なものの概要を簡単に説明すれば下記の通りであ
る。すなわち、回転動作によって発生する静電気を放電
させる第１電位が与えられた円盤状の磁気記憶媒体と、
一端に上記第１電位が与えられ、他端から読み出し信号
を出力する磁気抵抗効果素子を用いた読み出しヘッドと
を有する磁気ディスクメモリ装置において、制御端子、
入力側端子及び出力側端子を備えてなる第１導電型の第
１トランジスタと第２導電型の第２トランジスタの上記
入力側端子を共通接続してなる変形差動回路を用い、上
記読み出しヘッドで形成された微小電圧信号を上記第１
トランジスタの制御端子に印加し、上記第２トランジス
タの制御端子にバイアス電圧を印加し、上記第２トラン
ジスタの出力側端子から上記読み出しヘッドで形成され
た微小電圧信号の増幅信号を得るようにする。
【００１０】
【発明の実施の形態】図１は、この発明に係る磁気ディ
スクメモリ装置の一実施例の読み出し系要部構成図が示
されている。磁気記憶媒体としての磁気ディスク円板
（ハードディスク）は、駆動機構としてのモータＭＯＴ
により回転駆動される。このモータＭＯＴによる回転軸
を介して磁気ディスク円板の表面磁性体には回路の接地
電位ＧＮＤが与えられる。このように接地電位ＧＮＤを
与えるのは、回転する磁気ディスク円板に高速回転によ
る空気摩擦等により溜まる不所望な電荷を抜くために好
都合であるからである。
スクメモリ装置の一実施例の読み出し系要部構成図が示
されている。磁気記憶媒体としての磁気ディスク円板
（ハードディスク）は、駆動機構としてのモータＭＯＴ
により回転駆動される。このモータＭＯＴによる回転軸
を介して磁気ディスク円板の表面磁性体には回路の接地
電位ＧＮＤが与えられる。このように接地電位ＧＮＤを
与えるのは、回転する磁気ディスク円板に高速回転によ
る空気摩擦等により溜まる不所望な電荷を抜くために好
都合であるからである。
【００１１】例えば、ハードディスクメモリ装置におい
て、３．５インチ系ではアルミニウムを基盤が用いら
れ、２．５インチ系ではガラス基盤が用いられる。上記
の基盤の表面には、例えばＮｉ−Ｐメッキ膜が形成さ
れ、その上に下地膜が形成される。この下地膜の表面に
は磁性膜が形成され、その表面には保護膜及び潤滑膜が
形成される。このように記録面は何層にも構成される
が、上記空気摩擦等によって発生する電荷を引き抜くと
いう全体的な観点でみると、表面は導電性と見做されて
回転軸に接地電位を与えることにより記録面には接地電
位が与えられるものである。
て、３．５インチ系ではアルミニウムを基盤が用いら
れ、２．５インチ系ではガラス基盤が用いられる。上記
の基盤の表面には、例えばＮｉ−Ｐメッキ膜が形成さ
れ、その上に下地膜が形成される。この下地膜の表面に
は磁性膜が形成され、その表面には保護膜及び潤滑膜が
形成される。このように記録面は何層にも構成される
が、上記空気摩擦等によって発生する電荷を引き抜くと
いう全体的な観点でみると、表面は導電性と見做されて
回転軸に接地電位を与えることにより記録面には接地電
位が与えられるものである。
【００１２】この実施例においては、読み出し用の磁気
抵抗効果素子（以下ＭＲと略す）ヘッドは、上記ディス
ク円板との不所望な放電を防ぐために、その一端が上記
回路の接地電位ＧＮＤに接続され、実質的に同電位にさ
れるものである。上記のようにＭＲヘッドの一端に回路
の接地電位ＧＮＤを与えると、その他端の電圧は、次の
ような微小な電圧信号しかならない。現在知られている
ＭＲヘッドにおいては、抵抗値が約２０Ω程度であり、
それに流すバイアス電流は１０ｍＡ程度とするものであ
るので、そこで発生する電圧はせいぜい約０．２Ｖ程度
となり、かかる約０．２Ｖの直流電位を中心にして上記
磁気抵抗効果素子の抵抗変化に対応した微小電圧が信号
成分として形成される。
抵抗効果素子（以下ＭＲと略す）ヘッドは、上記ディス
ク円板との不所望な放電を防ぐために、その一端が上記
回路の接地電位ＧＮＤに接続され、実質的に同電位にさ
れるものである。上記のようにＭＲヘッドの一端に回路
の接地電位ＧＮＤを与えると、その他端の電圧は、次の
ような微小な電圧信号しかならない。現在知られている
ＭＲヘッドにおいては、抵抗値が約２０Ω程度であり、
それに流すバイアス電流は１０ｍＡ程度とするものであ
るので、そこで発生する電圧はせいぜい約０．２Ｖ程度
となり、かかる約０．２Ｖの直流電位を中心にして上記
磁気抵抗効果素子の抵抗変化に対応した微小電圧が信号
成分として形成される。
【００１３】この実施例では、磁気ディスクの高記憶密
度に対応して高周波数までの信号読み出しを行うように
するために電圧信号として取り出すボルテージセンス方
式とされる。なぜなら、上記ＭＲヘッドから磁気抵抗変
化に対応した電流信号を取り出すようにしたカレントセ
ンス方式とした場合、前記のようにＭＲヘッドとリード
初段アンプとを接続するワイヤーのインダクタンス成分
によって高周波信号の取り出しを制限してしまうからで
ある。
度に対応して高周波数までの信号読み出しを行うように
するために電圧信号として取り出すボルテージセンス方
式とされる。なぜなら、上記ＭＲヘッドから磁気抵抗変
化に対応した電流信号を取り出すようにしたカレントセ
ンス方式とした場合、前記のようにＭＲヘッドとリード
初段アンプとを接続するワイヤーのインダクタンス成分
によって高周波信号の取り出しを制限してしまうからで
ある。
【００１４】上記のようにＭＲヘッドの他端から磁気デ
ィスク円板の磁気記憶情報に対応した電圧信号として取
り出すボルテージセンス方式とするために次のような第
２のバイアス回路が用いられる。上記ＭＲヘッドの他端
には、電源電圧ＶＤＤ（例えば、３．３Ｖ〜５Ｖ）がソ
ースに与えられたＰチャンネル型ＭＯＳＦＥＴＭＰ１を
通してバイアス電流が供給される。上記Ｐチャンネル型
ＭＯＳＦＥＴＭＰ１のゲートには、基準電圧Ｖref と上
記ＭＲヘッドの他端の電圧とを受けるフードバックアン
プＦＢ１の出力信号が供給される。
ィスク円板の磁気記憶情報に対応した電圧信号として取
り出すボルテージセンス方式とするために次のような第
２のバイアス回路が用いられる。上記ＭＲヘッドの他端
には、電源電圧ＶＤＤ（例えば、３．３Ｖ〜５Ｖ）がソ
ースに与えられたＰチャンネル型ＭＯＳＦＥＴＭＰ１を
通してバイアス電流が供給される。上記Ｐチャンネル型
ＭＯＳＦＥＴＭＰ１のゲートには、基準電圧Ｖref と上
記ＭＲヘッドの他端の電圧とを受けるフードバックアン
プＦＢ１の出力信号が供給される。
【００１５】上記ＭＯＳＦＥＴＭＰ１のゲートとソース
間には高周波信号成分をバイパスさせるに足る比較的大
きな容量値を持つキャパシタＣが設けられる。これによ
り、上記ＭＲヘッドの他端には、上記フィードバックア
ンプＦＢ１とＰチャンネル型ＭＯＳＦＥＴＭＰ１及びキ
ャパシタＣにより上記基準電圧Ｖref に対応したＤＣボ
ルテージバイアスが与えられ、上記磁気記憶情報に対応
した微小な交流信号を取り出すことができる。
間には高周波信号成分をバイパスさせるに足る比較的大
きな容量値を持つキャパシタＣが設けられる。これによ
り、上記ＭＲヘッドの他端には、上記フィードバックア
ンプＦＢ１とＰチャンネル型ＭＯＳＦＥＴＭＰ１及びキ
ャパシタＣにより上記基準電圧Ｖref に対応したＤＣボ
ルテージバイアスが与えられ、上記磁気記憶情報に対応
した微小な交流信号を取り出すことができる。
【００１６】本願においてＭＯＳＦＥＴは、金属−酸化
膜−半導体電界効果トランジスタの他に金属−絶縁膜−
半導体（ＭＩＳ）ＦＥＴも含む意味で用いている。そし
て、ＭＯＳＦＥＴのゲート電極は、金属ばかりでなく導
電性多結晶シリコンなども含むものである。
膜−半導体電界効果トランジスタの他に金属−絶縁膜−
半導体（ＭＩＳ）ＦＥＴも含む意味で用いている。そし
て、ＭＯＳＦＥＴのゲート電極は、金属ばかりでなく導
電性多結晶シリコンなども含むものである。
【００１７】上記のような高周波数までの広帯域の読み
出し信号を増幅を高感度で行うためには、上記のような
低電圧の振幅の読み出し電圧信号を直接に増幅すること
が望ましく、次のような微小信号増幅回路としてのリー
ドアンプが用いられる。このリードアンプは、ＭＲヘッ
ドを含む微小信号源とともに本願発明に係る微小信号増
幅装置を構成する。
出し信号を増幅を高感度で行うためには、上記のような
低電圧の振幅の読み出し電圧信号を直接に増幅すること
が望ましく、次のような微小信号増幅回路としてのリー
ドアンプが用いられる。このリードアンプは、ＭＲヘッ
ドを含む微小信号源とともに本願発明に係る微小信号増
幅装置を構成する。
【００１８】上記ＭＲヘッドの他端から得られる微小な
電圧信号は、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭＰ２
のゲートに供給される。この増幅ＭＯＳＦＥＴＭＰ２の
ドレインは、回路の接地電位ＧＮＤに接続される。上記
増幅ＭＯＳＦＥＴＭＰ２のソースは、ゲートにＤＣバイ
アス電圧が与えられたＮチャンネル型の増幅ＭＯＳＦＥ
ＴＭＮ１のソースと接続される。
電圧信号は、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭＰ２
のゲートに供給される。この増幅ＭＯＳＦＥＴＭＰ２の
ドレインは、回路の接地電位ＧＮＤに接続される。上記
増幅ＭＯＳＦＥＴＭＰ２のソースは、ゲートにＤＣバイ
アス電圧が与えられたＮチャンネル型の増幅ＭＯＳＦＥ
ＴＭＮ１のソースと接続される。
【００１９】上記増幅ＭＯＳＦＥＴＭＰ２とＭＮ１は、
Ｐチャンネル型とＮチャンネル型のＭＯＳＦＥＴのソー
スを共通にして直列形態された変形差動形態、あるいは
コンプリメンタリ差動形態とされる。上記増幅ＭＯＳＦ
ＥＴＭＰ２とＭＮ１は、Ｐチャンネル型又はＮチャンネ
ル型のＭＯＳＦＥＴを一対とした一般的な差動形態とは
みかけ上異なるが、一対のＭＯＳＦＥＴのゲート電圧差
で増幅動作が行われるという点でみるなら、上記一般的
な差動形態と共通であるので、本明細書においてはこの
ような接続形態あるいは動作形態を変形差動又はコンプ
リメンタリ差動と呼ぶものである。
Ｐチャンネル型とＮチャンネル型のＭＯＳＦＥＴのソー
スを共通にして直列形態された変形差動形態、あるいは
コンプリメンタリ差動形態とされる。上記増幅ＭＯＳＦ
ＥＴＭＰ２とＭＮ１は、Ｐチャンネル型又はＮチャンネ
ル型のＭＯＳＦＥＴを一対とした一般的な差動形態とは
みかけ上異なるが、一対のＭＯＳＦＥＴのゲート電圧差
で増幅動作が行われるという点でみるなら、上記一般的
な差動形態と共通であるので、本明細書においてはこの
ような接続形態あるいは動作形態を変形差動又はコンプ
リメンタリ差動と呼ぶものである。
【００２０】上記Ｎチャンネル型の増幅ＭＯＳＦＥＴＭ
Ｎ１のドレインと電源電圧ＶＤＤとの間には負荷素子が
設けられる。そして、上記増幅ＭＯＳＦＥＴＭＮ１のド
レインから出力信号を得るようにするものである。上記
の構成では、上記ＭＲヘッドで形成された微小な信号振
幅の読み出し信号は、直接に変形差動のＰチャンネル型
ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅されるものであ
るので、Ｓ／Ｎ比のよい高感度の増幅動作を行わせるこ
とができる。
Ｎ１のドレインと電源電圧ＶＤＤとの間には負荷素子が
設けられる。そして、上記増幅ＭＯＳＦＥＴＭＮ１のド
レインから出力信号を得るようにするものである。上記
の構成では、上記ＭＲヘッドで形成された微小な信号振
幅の読み出し信号は、直接に変形差動のＰチャンネル型
ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅されるものであ
るので、Ｓ／Ｎ比のよい高感度の増幅動作を行わせるこ
とができる。
【００２１】電源装置ＰＯＷの簡素化のためにリードア
ンプを含めた微小信号増幅回路を１電源で動作させるよ
うにする場合、前記のように小振幅の電圧信号をダイオ
ードや抵抗等を用いてレベルシフトして、Ｎチャンネル
型ＭＯＳＦＥＴ等の増幅ＭＯＳＦＥＴのゲートに供給す
ることも可能である。しかし、このようなレベルシフト
動作を行わせると、上記ダイオードや抵抗で発生する熱
雑音等によって上記Ｓ／Ｎ比が低下して高感度のセンス
動作ができなくなってしまうという問題が生じるのであ
る。
ンプを含めた微小信号増幅回路を１電源で動作させるよ
うにする場合、前記のように小振幅の電圧信号をダイオ
ードや抵抗等を用いてレベルシフトして、Ｎチャンネル
型ＭＯＳＦＥＴ等の増幅ＭＯＳＦＥＴのゲートに供給す
ることも可能である。しかし、このようなレベルシフト
動作を行わせると、上記ダイオードや抵抗で発生する熱
雑音等によって上記Ｓ／Ｎ比が低下して高感度のセンス
動作ができなくなってしまうという問題が生じるのであ
る。
【００２２】電源回路ＰＯＷは、上記リードアンプ及び
後述するような後段アンプやライトアンプ等を含む半導
体集積回路装置の動作電圧ＶＤＤと、上記モータＭＯＴ
の駆動電圧ＶＭＯを発生させる。上記動作電圧ＶＤＤと
ＶＭＯは、特に制限されないが、磁気ディスク円板が
２．５インチ系では約５Ｖのような同一の電圧を使用
し、３．５インチ系ではモータ駆動電圧ＶＭＯが１２Ｖ
のような高い電圧にされる。
後述するような後段アンプやライトアンプ等を含む半導
体集積回路装置の動作電圧ＶＤＤと、上記モータＭＯＴ
の駆動電圧ＶＭＯを発生させる。上記動作電圧ＶＤＤと
ＶＭＯは、特に制限されないが、磁気ディスク円板が
２．５インチ系では約５Ｖのような同一の電圧を使用
し、３．５インチ系ではモータ駆動電圧ＶＭＯが１２Ｖ
のような高い電圧にされる。
【００２３】上記動作電圧ＶＤＤとＶＭＯは同じく極性
の正の電圧であるから、例えば上記ＶＭＯを形成し、そ
れを降圧して５Ｖのような上記動作電圧ＶＤＤを形成す
るようにする。このような構成とすることにより、リー
ドアンプにおいて正極性と負極性の２つの電源電圧を用
いる場合に比べて、磁気ディスクメモリ装置の電源装置
の小型軽量化が可能になる。
の正の電圧であるから、例えば上記ＶＭＯを形成し、そ
れを降圧して５Ｖのような上記動作電圧ＶＤＤを形成す
るようにする。このような構成とすることにより、リー
ドアンプにおいて正極性と負極性の２つの電源電圧を用
いる場合に比べて、磁気ディスクメモリ装置の電源装置
の小型軽量化が可能になる。
【００２４】図２には、この発明に係る磁気ディスクメ
モリ装置の読み出し系回路の一実施例の回路図が示され
ている。同図には、リードアンプと、かかるリードアン
プにバイアス電圧を供給する第１のバイアス回路、及び
リードアンプの増幅された読み出し電流を増幅する後段
増幅回路と、上記ＭＲヘッドにバイアス電圧を供給する
第２のバイアス回路とが合わせて描かれている。
モリ装置の読み出し系回路の一実施例の回路図が示され
ている。同図には、リードアンプと、かかるリードアン
プにバイアス電圧を供給する第１のバイアス回路、及び
リードアンプの増幅された読み出し電流を増幅する後段
増幅回路と、上記ＭＲヘッドにバイアス電圧を供給する
第２のバイアス回路とが合わせて描かれている。
【００２５】上記ＭＲヘッドにバイアス電圧を供給する
第２のバイアス回路は、次の各回路から構成される。前
記のようにＭＲヘッドにバイアス電流を供給するＰチャ
ンネル型ＭＯＳＦＥＴＭＰ１のソースは、電源電圧ＶＤ
Ｄが供給される電源線に接続され、そのゲートとソース
間には前記キャパシタＣ０が接続されている。図示しな
い定電流回路で形成された定電流Ｉ１を抵抗Ｒ１に流す
ことにより上記ＭＲヘッドに与えられるべきバイアス電
圧に対応した基準電圧Ｖref が形成される。
第２のバイアス回路は、次の各回路から構成される。前
記のようにＭＲヘッドにバイアス電流を供給するＰチャ
ンネル型ＭＯＳＦＥＴＭＰ１のソースは、電源電圧ＶＤ
Ｄが供給される電源線に接続され、そのゲートとソース
間には前記キャパシタＣ０が接続されている。図示しな
い定電流回路で形成された定電流Ｉ１を抵抗Ｒ１に流す
ことにより上記ＭＲヘッドに与えられるべきバイアス電
圧に対応した基準電圧Ｖref が形成される。
【００２６】上記基準電圧Ｖref は、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ３とそのソースに設けられた定電流源Ｉ２
により構成されるソースフォロワ回路を通してレベルシ
フトされて、フィードバックアンプＦＢ１を構成する一
方の入力であるＮチャンネル型の差動ＭＯＳＦＥＴＱ１
のゲートに供給される。上記一端が接地電位ＧＮＤにさ
れたＭＲヘッドの他端の電圧Ｖ１は、上記同様なＰチャ
ンネル型ＭＯＳＦＥＴＱ４とそのソースに設けられた定
電流源Ｉ２により構成されるソースフォロワ回路を通し
てレベルシフトされて、上記フィードバックアンプＦＢ
１を構成する他方の入力であるＮチャンネル型の差動Ｍ
ＯＳＦＥＴＱ２のゲートに供給される。上記差動ＭＯＳ
ＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電
位ＧＮＤとの間には、定電源としての抵抗Ｒ２が設けら
れる。
ＯＳＦＥＴＱ３とそのソースに設けられた定電流源Ｉ２
により構成されるソースフォロワ回路を通してレベルシ
フトされて、フィードバックアンプＦＢ１を構成する一
方の入力であるＮチャンネル型の差動ＭＯＳＦＥＴＱ１
のゲートに供給される。上記一端が接地電位ＧＮＤにさ
れたＭＲヘッドの他端の電圧Ｖ１は、上記同様なＰチャ
ンネル型ＭＯＳＦＥＴＱ４とそのソースに設けられた定
電流源Ｉ２により構成されるソースフォロワ回路を通し
てレベルシフトされて、上記フィードバックアンプＦＢ
１を構成する他方の入力であるＮチャンネル型の差動Ｍ
ＯＳＦＥＴＱ２のゲートに供給される。上記差動ＭＯＳ
ＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電
位ＧＮＤとの間には、定電源としての抵抗Ｒ２が設けら
れる。
【００２７】上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイ
ンと電源ＶＤＤとの間には、電流ミラー形態にされてア
クティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ５とＱ６が設けられる。上記増幅ＭＯＳＦＥＴＱ１
のドレイン出力は、前記のようなキャパシタＣ０ととも
に高周波信号成分をバイパスさせるロウパスフィルタを
構成する抵抗Ｒ３を介し、上記ＭＲヘッドにバイアス電
流を供給するＰチャンネル型ＭＯＳＦＥＴＭＰ１のゲー
トに供給される。これにより、ＭＲヘッドの他端側の電
圧Ｖ１の直流成分は、上記基準電圧Ｖｒｅｆと等しくな
るように上記のフィードバックアンプＦＢ１により制御
される結果、ＭＲヘッドは、上記基準電圧Ｖｒｅｆに対
応した定電圧でバイアスされる。
ンと電源ＶＤＤとの間には、電流ミラー形態にされてア
クティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ５とＱ６が設けられる。上記増幅ＭＯＳＦＥＴＱ１
のドレイン出力は、前記のようなキャパシタＣ０ととも
に高周波信号成分をバイパスさせるロウパスフィルタを
構成する抵抗Ｒ３を介し、上記ＭＲヘッドにバイアス電
流を供給するＰチャンネル型ＭＯＳＦＥＴＭＰ１のゲー
トに供給される。これにより、ＭＲヘッドの他端側の電
圧Ｖ１の直流成分は、上記基準電圧Ｖｒｅｆと等しくな
るように上記のフィードバックアンプＦＢ１により制御
される結果、ＭＲヘッドは、上記基準電圧Ｖｒｅｆに対
応した定電圧でバイアスされる。
【００２８】上記ＭＲヘッドの他端に現れる微小電圧信
号は、前記説明したような変形差動（コンプリメンタリ
差動）ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅される。
この変形差動回路では、２つの増幅ＭＯＳＦＥＴＭＰ２
とＭＮ１のゲート間に印加される電圧に対応した電流を
流して増幅動作を行うものであり、かかる増幅動作で形
成された信号電流Δｉを取り出す負荷回路として、次の
定電流負荷回路が設けられる。図示しない定電流回路に
より形成された定電流をダイオード形態のＰチャンネル
型ＭＯＳＦＥＴＭＰ６に流し、かかるＭＯＳＦＥＴＭＰ
６と電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥ
ＴＭＰ３により変形差動ＭＯＳＦＥＴＭＰ２とＭＮ１に
バイアス電流Ｉｂを流すようにするものである。
号は、前記説明したような変形差動（コンプリメンタリ
差動）ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅される。
この変形差動回路では、２つの増幅ＭＯＳＦＥＴＭＰ２
とＭＮ１のゲート間に印加される電圧に対応した電流を
流して増幅動作を行うものであり、かかる増幅動作で形
成された信号電流Δｉを取り出す負荷回路として、次の
定電流負荷回路が設けられる。図示しない定電流回路に
より形成された定電流をダイオード形態のＰチャンネル
型ＭＯＳＦＥＴＭＰ６に流し、かかるＭＯＳＦＥＴＭＰ
６と電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥ
ＴＭＰ３により変形差動ＭＯＳＦＥＴＭＰ２とＭＮ１に
バイアス電流Ｉｂを流すようにするものである。
【００２９】上記変形差動形態のＭＯＳＦＥＴＭＰ２と
ＭＮ１のしきい値電圧、動作電流の変動やばらつきにか
かわらず、Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１の
ゲートに適切なバイアス電圧を与えるようにするため
に、次のような第１のバイアス回路が設けられる。上記
ＭＯＳＦＥＴＭＰ６には、電流ミラー形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＭＰ５が設けられる。このＭＯ
ＳＦＥＴＭＰ５は、上記ＭＯＳＦＥＴＭＰ３と同様なバ
イアス電流Ｉｂを形成し、上記増幅ＭＯＳＦＥＴＭＮ１
に対応されて、それと同じサイズにされたＭＯＳＦＥＴ
ＭＮ２に流す。上記ＭＯＳＦＥＴＭＮ２は、ゲートとド
レインとが共通接続される。上記ＭＯＳＦＥＴＭＮ２の
ソースには、上記増幅ＭＯＳＦＥＴＭＰ２に対応され
て、それと同じゲート長及びゲート幅のサイズにされた
ＭＯＳＦＥＴＭＰ４のソースが接続される。このＭＯＳ
ＦＥＴＭＰ４のドレインは、回路の接地電位が与えられ
るとともに、ゲートには上記基準電圧Ｖref が供給され
る。
ＭＮ１のしきい値電圧、動作電流の変動やばらつきにか
かわらず、Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１の
ゲートに適切なバイアス電圧を与えるようにするため
に、次のような第１のバイアス回路が設けられる。上記
ＭＯＳＦＥＴＭＰ６には、電流ミラー形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＭＰ５が設けられる。このＭＯ
ＳＦＥＴＭＰ５は、上記ＭＯＳＦＥＴＭＰ３と同様なバ
イアス電流Ｉｂを形成し、上記増幅ＭＯＳＦＥＴＭＮ１
に対応されて、それと同じサイズにされたＭＯＳＦＥＴ
ＭＮ２に流す。上記ＭＯＳＦＥＴＭＮ２は、ゲートとド
レインとが共通接続される。上記ＭＯＳＦＥＴＭＮ２の
ソースには、上記増幅ＭＯＳＦＥＴＭＰ２に対応され
て、それと同じゲート長及びゲート幅のサイズにされた
ＭＯＳＦＥＴＭＰ４のソースが接続される。このＭＯＳ
ＦＥＴＭＰ４のドレインは、回路の接地電位が与えられ
るとともに、ゲートには上記基準電圧Ｖref が供給され
る。
【００３０】これにより、Ｐチャンネル型ＭＯＳＦＥＴ
ＭＰ２とＭＮ４には、直流的には同じ基準電圧Ｖref が
与えられ、それと対をなすＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１とＭＮ２のドレインには、同じ定電流Ｉ３に対応
して形成されたバイアス電流Ｉｂが流れるようにされる
ため、かかるバイアス電流ＩｂでのＰチャンネル型ＭＯ
ＳＦＥＴＭＰ４とＭＮ２のしきい値電圧に対応したバイ
アス電圧を形成し、直流帰還経路としても作用する抵抗
Ｒ４を介して増幅ＭＯＳＦＥＴＭＮ１のゲートにバイア
ス電圧を供給するものである。
ＭＰ２とＭＮ４には、直流的には同じ基準電圧Ｖref が
与えられ、それと対をなすＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１とＭＮ２のドレインには、同じ定電流Ｉ３に対応
して形成されたバイアス電流Ｉｂが流れるようにされる
ため、かかるバイアス電流ＩｂでのＰチャンネル型ＭＯ
ＳＦＥＴＭＰ４とＭＮ２のしきい値電圧に対応したバイ
アス電圧を形成し、直流帰還経路としても作用する抵抗
Ｒ４を介して増幅ＭＯＳＦＥＴＭＮ１のゲートにバイア
ス電圧を供給するものである。
【００３１】無信号時あるいは直流的にみると、上記増
幅回路を構成するＭＯＳＦＥＴＭＰ２、ＭＮ１及びＭＰ
３と、第２のバイアス回路を構成するＭＯＳＦＥＴＭＰ
４、ＭＮ２及びＭＰ５は実質的に同じ回路、つまり、増
幅回路を構成するＭＯＳＦＥＴＭＰ２、ＭＮ１及びＭＰ
３をコピーした回路となっている。このため、ＭＮ１と
ＭＮ２、ＭＰ２とＭＰ４及びＭＰ３とＭＰ５のように対
とされたＭＯＳＦＥＴのしきい値電圧のばらつき等を考
慮しないときには、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２
とＭＰ４のゲートに印加されるバイアス電圧Ｖ１とＶre
f は等しくされ、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１と
ＭＮ２には、同じ定電流Ｉ３に基づいて電流Ｉｂが流れ
るように直流的にバランスされている。
幅回路を構成するＭＯＳＦＥＴＭＰ２、ＭＮ１及びＭＰ
３と、第２のバイアス回路を構成するＭＯＳＦＥＴＭＰ
４、ＭＮ２及びＭＰ５は実質的に同じ回路、つまり、増
幅回路を構成するＭＯＳＦＥＴＭＰ２、ＭＮ１及びＭＰ
３をコピーした回路となっている。このため、ＭＮ１と
ＭＮ２、ＭＰ２とＭＰ４及びＭＰ３とＭＰ５のように対
とされたＭＯＳＦＥＴのしきい値電圧のばらつき等を考
慮しないときには、Ｐチャンネル型ＭＯＳＦＥＴＭＰ２
とＭＰ４のゲートに印加されるバイアス電圧Ｖ１とＶre
f は等しくされ、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１と
ＭＮ２には、同じ定電流Ｉ３に基づいて電流Ｉｂが流れ
るように直流的にバランスされている。
【００３２】これにより、ＭＯＳＦＥＴＭＰ３を流れる
電流Ｉｂと、ＭＯＳＦＥＴＭＮ１に流れる電流Ｉａとは
Ｉｂ＝Ｉａの関係となる。上記ＭＯＳＦＥＴＭＰ３のゲ
ートとソース間に設けられたキャパシタＣ２及び増幅Ｍ
ＯＳＦＥＴＭＮ１のゲートと接地電位との間に設けられ
たキャパシタＣ１は、上記のような帰還経路での読み出
し信号を含む交流信号やノイズキャンセルを行うととも
に、キャパシタＣ１は後述するように上記第１のバイア
ス回路でのオフセット調整のための電圧保持も行う。
電流Ｉｂと、ＭＯＳＦＥＴＭＮ１に流れる電流Ｉａとは
Ｉｂ＝Ｉａの関係となる。上記ＭＯＳＦＥＴＭＰ３のゲ
ートとソース間に設けられたキャパシタＣ２及び増幅Ｍ
ＯＳＦＥＴＭＮ１のゲートと接地電位との間に設けられ
たキャパシタＣ１は、上記のような帰還経路での読み出
し信号を含む交流信号やノイズキャンセルを行うととも
に、キャパシタＣ１は後述するように上記第１のバイア
ス回路でのオフセット調整のための電圧保持も行う。
【００３３】上記構成に従うと、直流的にバランスされ
た状態では、増幅ＭＯＳＦＥＴＭＮ１のドレイン電流Ｉ
ａと上記負荷素子としてのＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３からのドレイン電流Ｉｂとは等しくなって、上記
の電流ＩｂとＩａの差であるセンス電流Δｉは零になっ
ている。
た状態では、増幅ＭＯＳＦＥＴＭＮ１のドレイン電流Ｉ
ａと上記負荷素子としてのＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３からのドレイン電流Ｉｂとは等しくなって、上記
の電流ＩｂとＩａの差であるセンス電流Δｉは零になっ
ている。
【００３４】上記磁気ディスク円板に記憶された磁気記
録情報によりＭＲヘッドの抵抗値が変化すると、それに
対応して電圧Ｖ１が微小電圧だけ変化する。例えば、上
記電圧Ｖ１が交流的にΔＶだけ上昇すると、変形差動形
態のＭＯＳＦＥＴＭＰ２とＭＮ１のゲート間に加わる電
圧が減少し、それに応じて増幅ＭＯＳＦＥＴＭＰ２とＭ
Ｎ１を通して流れる電流ＩａがΔｉだけ減少する。これ
に対して、上記負荷素子から供給される電流Ｉｂは変化
しないから、その差分に対応した余り電流Δｉ分が次に
説明するＣＭＡ（カレントモードアンプ）回路に流れ込
むこととなる。
録情報によりＭＲヘッドの抵抗値が変化すると、それに
対応して電圧Ｖ１が微小電圧だけ変化する。例えば、上
記電圧Ｖ１が交流的にΔＶだけ上昇すると、変形差動形
態のＭＯＳＦＥＴＭＰ２とＭＮ１のゲート間に加わる電
圧が減少し、それに応じて増幅ＭＯＳＦＥＴＭＰ２とＭ
Ｎ１を通して流れる電流ＩａがΔｉだけ減少する。これ
に対して、上記負荷素子から供給される電流Ｉｂは変化
しないから、その差分に対応した余り電流Δｉ分が次に
説明するＣＭＡ（カレントモードアンプ）回路に流れ込
むこととなる。
【００３５】逆に、上記電圧Ｖ１が交流的にΔＶだけ減
少すると、変形差動形態のＭＯＳＦＥＴＭＰ２とＭＮ１
のゲート間に加わる電圧が増加し、それに応じて増幅Ｍ
ＯＳＦＥＴＭＰ２とＭＮ１を通して流れる電流ＩａがΔ
ｉだけ増加する。これに対して、上記負荷素子から供給
される電流Ｉｂは変化しないから、その差分に対応した
不足分の電流Δｉ分が上記ＣＭＡ（カレントモードアン
プ）回路から流れ出すこととなる。
少すると、変形差動形態のＭＯＳＦＥＴＭＰ２とＭＮ１
のゲート間に加わる電圧が増加し、それに応じて増幅Ｍ
ＯＳＦＥＴＭＰ２とＭＮ１を通して流れる電流ＩａがΔ
ｉだけ増加する。これに対して、上記負荷素子から供給
される電流Ｉｂは変化しないから、その差分に対応した
不足分の電流Δｉ分が上記ＣＭＡ（カレントモードアン
プ）回路から流れ出すこととなる。
【００３６】上記ＣＭＡ回路は、後に具体的回路を用い
て説明するが、上記のようなシングル入力の電流信号を
互いに逆相に動く差動の相補電流信号に変換しつつ、合
わせて電流増幅を行う回路である。このようなＣＭＡ回
路を用いた場合には、増幅信号を電流信号の形態で取り
出すために、低い電源電圧ＶＤＤのもとでも大きな利得
設定が可能となる。つまり、増幅信号を電圧信号として
取り出すと、電源電圧ＶＤＤによるダイナミックレンジ
（信号振幅）の制限を受けるものになるが、上記のよう
に電流増幅させる場合にはそのようや制約がない。この
ような電流増幅された相補差動電流は、抵抗Ｒｏに流し
て電圧信号ＶｘとＶｙに変換するとともに後段アンプＡ
ｍｐを通して読み出し信号として出力させる。
て説明するが、上記のようなシングル入力の電流信号を
互いに逆相に動く差動の相補電流信号に変換しつつ、合
わせて電流増幅を行う回路である。このようなＣＭＡ回
路を用いた場合には、増幅信号を電流信号の形態で取り
出すために、低い電源電圧ＶＤＤのもとでも大きな利得
設定が可能となる。つまり、増幅信号を電圧信号として
取り出すと、電源電圧ＶＤＤによるダイナミックレンジ
（信号振幅）の制限を受けるものになるが、上記のよう
に電流増幅させる場合にはそのようや制約がない。この
ような電流増幅された相補差動電流は、抵抗Ｒｏに流し
て電圧信号ＶｘとＶｙに変換するとともに後段アンプＡ
ｍｐを通して読み出し信号として出力させる。
【００３７】上記のように増幅回路をコピーした第１の
バイアス回路を用い、上記定電流Ｉ３のカレントコピー
が正確で設計通りにＩｂ＝Ｉａであれば理論的には直流
的なオフセット電流が生じない。しかしながら、実際の
半導体集積回路に形成される前記のようなコピー関係に
あるペア素子のばらつきによって無信号時でも電流Ｉｂ
とＩａの差分に対応したオフセット電流が発生すること
が考えられる。このオフセット電流は、ＣＭＡ回路によ
り増幅されて出力信号にオフセット電圧として現れてし
まう。
バイアス回路を用い、上記定電流Ｉ３のカレントコピー
が正確で設計通りにＩｂ＝Ｉａであれば理論的には直流
的なオフセット電流が生じない。しかしながら、実際の
半導体集積回路に形成される前記のようなコピー関係に
あるペア素子のばらつきによって無信号時でも電流Ｉｂ
とＩａの差分に対応したオフセット電流が発生すること
が考えられる。このオフセット電流は、ＣＭＡ回路によ
り増幅されて出力信号にオフセット電圧として現れてし
まう。
【００３８】この実施例では、上記電圧ＶｘとＶｙが直
流的には零になるようなオフセット補償用のＤＣ（直
流）フィードバックアンプＦＢ２が設けられる。このＤ
ＣフィードバックアンプＦＢ２は、上記電圧ＶｘとＶｙ
を受けて、それに対応した電流信号を形成して上記ＭＯ
ＳＦＥＴＭＮ２のドレインに流すようにする。この電流
によりキャパシタＣ１を直流的にはチャージ／ディスチ
ャージしてＭＯＳＦＥＴＭＮ１のバイアス電圧を制御
し、上記ペア素子のばらつきを自動的に補償して、直流
的には上記Ｉｂ＝Ｉａになるように設定する。キャパシ
タＣ１は、ノイズ除去用と上記ＤＣフィードバックのた
めの交流カット用の容量との２つの役割を持つ容量とし
て構成されることになる。
流的には零になるようなオフセット補償用のＤＣ（直
流）フィードバックアンプＦＢ２が設けられる。このＤ
ＣフィードバックアンプＦＢ２は、上記電圧ＶｘとＶｙ
を受けて、それに対応した電流信号を形成して上記ＭＯ
ＳＦＥＴＭＮ２のドレインに流すようにする。この電流
によりキャパシタＣ１を直流的にはチャージ／ディスチ
ャージしてＭＯＳＦＥＴＭＮ１のバイアス電圧を制御
し、上記ペア素子のばらつきを自動的に補償して、直流
的には上記Ｉｂ＝Ｉａになるように設定する。キャパシ
タＣ１は、ノイズ除去用と上記ＤＣフィードバックのた
めの交流カット用の容量との２つの役割を持つ容量とし
て構成されることになる。
【００３９】このＤＣフィードバックアンプＦＢ２は、
上記ＣＭＡ回路の出力の直流オフセットが零になるよう
に動作するものであるので、次に説明するような電流ミ
ラー回路を用いたＣＭＡ回路を含めたオフセットの調整
も合わせて行うようにすることができるという優れた作
用効果を奏することができる。
上記ＣＭＡ回路の出力の直流オフセットが零になるよう
に動作するものであるので、次に説明するような電流ミ
ラー回路を用いたＣＭＡ回路を含めたオフセットの調整
も合わせて行うようにすることができるという優れた作
用効果を奏することができる。
【００４０】図３には、上記ＣＭＡ回路の一実施例の回
路図が示されている。Ｐチャンネル型ＭＯＳＦＥＴＱ１
１とＱ２３のゲートには、ゲートに基準電圧Ｖref1が印
加される。上記ＭＯＳＦＥＴＱ１１及びＱ２３のソース
と電源ＶＤＤとの間には、ゲートにバイアス電圧Ｖａが
印加されるＰチャンネル型ＭＯＳＦＥＴＱ２１とＱ２２
がそれぞれ直列に接続されている。上記ＭＯＳＦＥＴＱ
１１とＱ２３のドレインと回路の接地電位との間には、
ダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ
１２とＱ２４がそれぞれ設けられる。そして、上記ＭＯ
ＳＦＥＴＱ１１のソース側に上記リードアンプで形成さ
れた電流信号Δｉが供給される。
路図が示されている。Ｐチャンネル型ＭＯＳＦＥＴＱ１
１とＱ２３のゲートには、ゲートに基準電圧Ｖref1が印
加される。上記ＭＯＳＦＥＴＱ１１及びＱ２３のソース
と電源ＶＤＤとの間には、ゲートにバイアス電圧Ｖａが
印加されるＰチャンネル型ＭＯＳＦＥＴＱ２１とＱ２２
がそれぞれ直列に接続されている。上記ＭＯＳＦＥＴＱ
１１とＱ２３のドレインと回路の接地電位との間には、
ダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ
１２とＱ２４がそれぞれ設けられる。そして、上記ＭＯ
ＳＦＥＴＱ１１のソース側に上記リードアンプで形成さ
れた電流信号Δｉが供給される。
【００４１】上記電流信号Δｉを含む電流が流れるよう
にされた一方のＮチャンネル型ＭＯＳＦＥＴＱ１２に
は、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥ
ＴＱ１３とＱ１４が設けられる。バイアス定電流が流れ
るようにされた上記他方のＮチャンネル型ＭＯＳＦＥＴ
Ｑ２４にも、電流ミラー形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴＱ２５とＱ２６が設けられる。
にされた一方のＮチャンネル型ＭＯＳＦＥＴＱ１２に
は、電流ミラー形態にされたＮチャンネル型ＭＯＳＦＥ
ＴＱ１３とＱ１４が設けられる。バイアス定電流が流れ
るようにされた上記他方のＮチャンネル型ＭＯＳＦＥＴ
Ｑ２４にも、電流ミラー形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴＱ２５とＱ２６が設けられる。
【００４２】上記電流信号Δｉを含む電流が流れるよう
にされた他方のＭＯＳＦＥＴＱ１３のドレインと電源Ｖ
ＤＤとの間には、ダイオード形態にされたＰチャンネル
型ＭＯＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴ
Ｑ１５には、電流ミラー形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ１６が設けられ、上記バイアス定電流が流
れるようにされたＰチャンネル型ＭＯＳＦＥＴＱ１６と
接続される。これにより、ＭＯＳＦＥＴＱ１６とＱ２６
の共通接続されたドレインは、出力端子ＯＵＴ１（Ｖ
ｙ）に接続されて、上記電流信号Δｉと同相にされた出
力信号ｉを出力する。
にされた他方のＭＯＳＦＥＴＱ１３のドレインと電源Ｖ
ＤＤとの間には、ダイオード形態にされたＰチャンネル
型ＭＯＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴ
Ｑ１５には、電流ミラー形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ１６が設けられ、上記バイアス定電流が流
れるようにされたＰチャンネル型ＭＯＳＦＥＴＱ１６と
接続される。これにより、ＭＯＳＦＥＴＱ１６とＱ２６
の共通接続されたドレインは、出力端子ＯＵＴ１（Ｖ
ｙ）に接続されて、上記電流信号Δｉと同相にされた出
力信号ｉを出力する。
【００４３】上記バイアス定電流が流れるようにされた
他方のＭＯＳＦＥＴＱ２５のドレインと電源ＶＤＤとの
間には、ダイオード形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ２７が設けられる。このＭＯＳＦＥＴＱ２７に
は、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥ
ＴＱ２８が設けられ、上記電流信号Δｉを含む電流が流
れるようにされた一方のＮチャンネル型ＭＯＳＦＥＴＱ
１４と接続される。これにより、ＭＯＳＦＥＴＱ２８と
Ｑ１４の共通接続されたドレインは、出力端子ＯＵＴ２
（Ｖｘ）に接続されて、上記電流信号Δｉと逆相にされ
た出力信号ｉを出力する。
他方のＭＯＳＦＥＴＱ２５のドレインと電源ＶＤＤとの
間には、ダイオード形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ２７が設けられる。このＭＯＳＦＥＴＱ２７に
は、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥ
ＴＱ２８が設けられ、上記電流信号Δｉを含む電流が流
れるようにされた一方のＮチャンネル型ＭＯＳＦＥＴＱ
１４と接続される。これにより、ＭＯＳＦＥＴＱ２８と
Ｑ１４の共通接続されたドレインは、出力端子ＯＵＴ２
（Ｖｘ）に接続されて、上記電流信号Δｉと逆相にされ
た出力信号ｉを出力する。
【００４４】つまり、上記入力信号Δｉは、Ｐチャンネ
ル型のＭＯＳＦＥＴＱ１１と、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ１２、Ｑ１３、Ｑ１４及びＰチャンネル型ＭＯＳ
ＦＥＴＱ１５、Ｑ１６を介してカレントミラーサイズ比
に対応して増幅される。これに対して、上記のバイアス
定電流は、Ｐチャンネル型のＭＯＳＦＥＴＱ２３と、Ｎ
チャンネル型ＭＯＳＦＥＴＱ２４、Ｑ２５、Ｑ２６及び
Ｐチャンネル型ＭＯＳＦＥＴＱ２７とＱ２８を介して上
記と同一のカレントミラーサイズ比に対応して増幅され
る。
ル型のＭＯＳＦＥＴＱ１１と、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ１２、Ｑ１３、Ｑ１４及びＰチャンネル型ＭＯＳ
ＦＥＴＱ１５、Ｑ１６を介してカレントミラーサイズ比
に対応して増幅される。これに対して、上記のバイアス
定電流は、Ｐチャンネル型のＭＯＳＦＥＴＱ２３と、Ｎ
チャンネル型ＭＯＳＦＥＴＱ２４、Ｑ２５、Ｑ２６及び
Ｐチャンネル型ＭＯＳＦＥＴＱ２７とＱ２８を介して上
記と同一のカレントミラーサイズ比に対応して増幅され
る。
【００４５】したがって、出力端子ＯＵＴ１は、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２６にカレントミラー比に対応
して増大されたバイアス定電流が流れ、Ｐチャンネル型
ＭＯＳＦＥＴＱ１６に入力信号Δｉのカレントミラー比
に対応した増幅電流が流れるので、上記入力信号Δｉと
同相で増幅された電流ｉが出力される。出力端子ＯＵＴ
２は、上記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴＱ２
８に上記カレントミラー比に対応して増大されたバイア
ス定電流が流れ、Ｎチャンネル型ＭＯＳＦＥＴＱ１４に
入力信号Δｉの上記カレントミラー比に対応した増幅電
流が流れるので、上記入力信号Δｉとは逆相で増幅され
た電流ｉが出力される。入力信号Δｉが零のときには、
上記ＭＯＳＦＥＴＱ１６とＱ２６及びＱ２８とＱ１４に
は、それぞれ同じバイアス定電流が流れるので出力端子
ＯＵＴ１とＯＵＴ２には出力電流ｉが流れない。
ンネル型ＭＯＳＦＥＴＱ２６にカレントミラー比に対応
して増大されたバイアス定電流が流れ、Ｐチャンネル型
ＭＯＳＦＥＴＱ１６に入力信号Δｉのカレントミラー比
に対応した増幅電流が流れるので、上記入力信号Δｉと
同相で増幅された電流ｉが出力される。出力端子ＯＵＴ
２は、上記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴＱ２
８に上記カレントミラー比に対応して増大されたバイア
ス定電流が流れ、Ｎチャンネル型ＭＯＳＦＥＴＱ１４に
入力信号Δｉの上記カレントミラー比に対応した増幅電
流が流れるので、上記入力信号Δｉとは逆相で増幅され
た電流ｉが出力される。入力信号Δｉが零のときには、
上記ＭＯＳＦＥＴＱ１６とＱ２６及びＱ２８とＱ１４に
は、それぞれ同じバイアス定電流が流れるので出力端子
ＯＵＴ１とＯＵＴ２には出力電流ｉが流れない。
【００４６】図４には、上記フィードバックアンプの一
実施例の回路図が示されている。定電流Ｉ３をダイオー
ド形態のＰチャンネル型ＭＯＳＦＥＴＱ３４とＱ３５に
流すことにより、これらのＭＯＳＦＥＴＱ３４とＱ３５
のしきい値電圧に対応したバアイス電圧がＭＯＳＦＥＴ
Ｑ３４の共通接続されたゲート，ドレインに形成され
る。上記バイアス電圧は、バイアス抵抗Ｒ３０とＲ３１
を通して差動形態にされたＰチャンネル型ＭＯＳＦＥＴ
Ｑ３１とＱ３０のゲートに供給される。これらのＭＯＳ
ＦＥＴＱ３０とＱ３１のゲートには、前記出力電圧Ｖｘ
とＶｙとが印加される。上記差動ＭＯＳＦＥＴＱ３０と
Ｑ３１のソースと電源ＶＤＤとの間には、上記ＭＯＳＦ
ＥＴＱ３５と電流ミラー形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ３７が設けられて差動ＭＯＳＦＥＴＱ３０
とＱ３１にバイアス電流を流す。
実施例の回路図が示されている。定電流Ｉ３をダイオー
ド形態のＰチャンネル型ＭＯＳＦＥＴＱ３４とＱ３５に
流すことにより、これらのＭＯＳＦＥＴＱ３４とＱ３５
のしきい値電圧に対応したバアイス電圧がＭＯＳＦＥＴ
Ｑ３４の共通接続されたゲート，ドレインに形成され
る。上記バイアス電圧は、バイアス抵抗Ｒ３０とＲ３１
を通して差動形態にされたＰチャンネル型ＭＯＳＦＥＴ
Ｑ３１とＱ３０のゲートに供給される。これらのＭＯＳ
ＦＥＴＱ３０とＱ３１のゲートには、前記出力電圧Ｖｘ
とＶｙとが印加される。上記差動ＭＯＳＦＥＴＱ３０と
Ｑ３１のソースと電源ＶＤＤとの間には、上記ＭＯＳＦ
ＥＴＱ３５と電流ミラー形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ３７が設けられて差動ＭＯＳＦＥＴＱ３０
とＱ３１にバイアス電流を流す。
【００４７】上記差動ＭＯＳＦＥＴＱ３１とＱ３０のド
レインと回路の接地電位ＧＮＤとの間には、電流ミラー
形態にされてアクティブ負荷回路を構成するＮチャンネ
ル型ＭＯＳＦＥＴＱ３２とＱ３３が設けられる。そし
て、上記ＭＯＳＦＥＴＱ３０とＱ３３の共通化されたド
レインから出力電流が得られ、交流信号成分を除去する
キャパシタＣ３０に伝えられる。このキャパシタＣ３０
は、上記差動回路の直流成分によってチャージ／ディス
チャージを行い、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ
３９の動作電圧を形成する。このＭＯＳＦＥＴＱ３９の
ドレインと電源ＶＤＤとの間には、上記ＭＯＳＦＥＴＱ
３４とＱ３５とそれぞれ電流ミラー形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ３６とＱ３８が設けられて定電
流負荷を構成する。
レインと回路の接地電位ＧＮＤとの間には、電流ミラー
形態にされてアクティブ負荷回路を構成するＮチャンネ
ル型ＭＯＳＦＥＴＱ３２とＱ３３が設けられる。そし
て、上記ＭＯＳＦＥＴＱ３０とＱ３３の共通化されたド
レインから出力電流が得られ、交流信号成分を除去する
キャパシタＣ３０に伝えられる。このキャパシタＣ３０
は、上記差動回路の直流成分によってチャージ／ディス
チャージを行い、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ
３９の動作電圧を形成する。このＭＯＳＦＥＴＱ３９の
ドレインと電源ＶＤＤとの間には、上記ＭＯＳＦＥＴＱ
３４とＱ３５とそれぞれ電流ミラー形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ３６とＱ３８が設けられて定電
流負荷を構成する。
【００４８】上記ＣＭＡ回路の出力電圧ＶｘとＶｙとが
同電位になるように、上記のフィードバックアンプを介
した上記リードアンプの制御を行うものであるので、か
かるフィードバック動作において上記ＭＯＳＦＥＴＱ３
９のゲート電圧が制御されてリードアンプに対するバイ
アス電流を調整する制御電流を形成する。上記リードア
ンプ及びＣＭＡ回路を通して上記ＶｘとＶｙが一致する
と、上記キャパシタＣ３０のチャージ／ディスチャージ
が停止され、その状態を保つように制御されて前記オフ
セットキャンセル調整が行われる。
同電位になるように、上記のフィードバックアンプを介
した上記リードアンプの制御を行うものであるので、か
かるフィードバック動作において上記ＭＯＳＦＥＴＱ３
９のゲート電圧が制御されてリードアンプに対するバイ
アス電流を調整する制御電流を形成する。上記リードア
ンプ及びＣＭＡ回路を通して上記ＶｘとＶｙが一致する
と、上記キャパシタＣ３０のチャージ／ディスチャージ
が停止され、その状態を保つように制御されて前記オフ
セットキャンセル調整が行われる。
【００４９】図５には、この発明に係る磁気ディスクメ
モリ装置における読み出し系回路の他の一実施例の回路
図が示されている。同図には、前記図２と同様に上記Ｍ
Ｒヘッドにバイアス電圧を供給する第２のバイアス回
路、リードアンプと、及びかかるリードアンプにバイア
ス電圧を供給する第１のバイアス回路、及び増幅された
読み出し電流を増幅する後段増幅回路の回路ブロックも
合わせて描かれている。
モリ装置における読み出し系回路の他の一実施例の回路
図が示されている。同図には、前記図２と同様に上記Ｍ
Ｒヘッドにバイアス電圧を供給する第２のバイアス回
路、リードアンプと、及びかかるリードアンプにバイア
ス電圧を供給する第１のバイアス回路、及び増幅された
読み出し電流を増幅する後段増幅回路の回路ブロックも
合わせて描かれている。
【００５０】この実施例では、電源電圧ＶＤＤ及び接地
電位ＧＮＤにノイズの影響を軽減するよう工夫されてい
る。つまり、ＣＭＯＳ集積回路において、例えばＰ型基
板を用いた場合には、Ｐチャンネル型ＭＯＳＦＥＴはＮ
型ウェル領域に形成されて、上記Ｎ型ウェル領域にはバ
イアス電圧として電源電圧ＶＤＤが与えられ、Ｎチャン
ネル型ＭＯＳＦＥＴは上記Ｐ型基板又はＰ型ウェル領域
に形成されて、上記Ｐ型基板又はＰ型ウェル領域にはバ
イアス電圧として回路の接地電位が与られる。逆に、Ｎ
型基板を用いた場合には、Ｐチャンネル型ＭＯＳＦＥＴ
は上記Ｎ型基板又はＮ型ウェル領域に形成されて、上記
Ｎ型基板又はＮ型ウェル領域はバイアス電圧として電源
電圧ＶＤＤが与えられ、Ｎチャンネル型ＭＯＳＦＥＴは
Ｐ型ウェル領域に形成され、上記Ｐ型ウェル領域はバイ
アス電圧として回路の接地電位が与えられる。
電位ＧＮＤにノイズの影響を軽減するよう工夫されてい
る。つまり、ＣＭＯＳ集積回路において、例えばＰ型基
板を用いた場合には、Ｐチャンネル型ＭＯＳＦＥＴはＮ
型ウェル領域に形成されて、上記Ｎ型ウェル領域にはバ
イアス電圧として電源電圧ＶＤＤが与えられ、Ｎチャン
ネル型ＭＯＳＦＥＴは上記Ｐ型基板又はＰ型ウェル領域
に形成されて、上記Ｐ型基板又はＰ型ウェル領域にはバ
イアス電圧として回路の接地電位が与られる。逆に、Ｎ
型基板を用いた場合には、Ｐチャンネル型ＭＯＳＦＥＴ
は上記Ｎ型基板又はＮ型ウェル領域に形成されて、上記
Ｎ型基板又はＮ型ウェル領域はバイアス電圧として電源
電圧ＶＤＤが与えられ、Ｎチャンネル型ＭＯＳＦＥＴは
Ｐ型ウェル領域に形成され、上記Ｐ型ウェル領域はバイ
アス電圧として回路の接地電位が与えられる。
【００５１】したがって、上記のようなデバイス構造に
より前記第２図のような回路素子を構成すると、仮に電
源電圧ＶＤＤや回路接地電位にノイズが発生した場合、
それに対応してＮチャンネル型ＭＯＳＦＥＴやＰチャン
ネル型ＭＯＳＦＥＴのチャンネル領域に与えられるバッ
クバイアス電圧が変動して、ソース，ドレイン経路に流
れる電流が上記ノイズの影響を受けることとなる。この
ノイズが問題になるなら、電源電圧ＶＤＤや回路接地電
位を安定化させる手段を追加することが必要となる。
より前記第２図のような回路素子を構成すると、仮に電
源電圧ＶＤＤや回路接地電位にノイズが発生した場合、
それに対応してＮチャンネル型ＭＯＳＦＥＴやＰチャン
ネル型ＭＯＳＦＥＴのチャンネル領域に与えられるバッ
クバイアス電圧が変動して、ソース，ドレイン経路に流
れる電流が上記ノイズの影響を受けることとなる。この
ノイズが問題になるなら、電源電圧ＶＤＤや回路接地電
位を安定化させる手段を追加することが必要となる。
【００５２】この実施例では、回路構成そのものは前記
図２の実施例と同じであるが、上記のような電源電圧Ｖ
ＤＤ又は回路の接地電位ＧＮＤにノイズが発生した場合
でも、その影響を受けないようにするために、増幅回路
とバイアス回路を構成する主要なＭＯＳＦＥＴをそれぞ
れを電気的に独立したウェル領域に形成し、それぞれの
ウェル領域をソースと共通に接続するようにするもので
ある。ただし、ＭＯＳＦＥＴＱ５やＱ６、ＭＰ１、ＭＰ
３、ＭＰ５及びＭＰ６のようなＰチャンネル型ＭＯＳＦ
ＥＴは、ソースに電源電圧ＶＤＤが供給されるものであ
るので、それぞれを電気的に独立したウェル領域に形成
する必要はないことはいうまでもない。このような構造
とした回路素子を用いることにより、電源電圧や接地電
位に対して格別なノイズ対策を施すことなく、安定した
増幅動作を行うようにすることができる。
図２の実施例と同じであるが、上記のような電源電圧Ｖ
ＤＤ又は回路の接地電位ＧＮＤにノイズが発生した場合
でも、その影響を受けないようにするために、増幅回路
とバイアス回路を構成する主要なＭＯＳＦＥＴをそれぞ
れを電気的に独立したウェル領域に形成し、それぞれの
ウェル領域をソースと共通に接続するようにするもので
ある。ただし、ＭＯＳＦＥＴＱ５やＱ６、ＭＰ１、ＭＰ
３、ＭＰ５及びＭＰ６のようなＰチャンネル型ＭＯＳＦ
ＥＴは、ソースに電源電圧ＶＤＤが供給されるものであ
るので、それぞれを電気的に独立したウェル領域に形成
する必要はないことはいうまでもない。このような構造
とした回路素子を用いることにより、電源電圧や接地電
位に対して格別なノイズ対策を施すことなく、安定した
増幅動作を行うようにすることができる。
【００５３】図６には、本発明に係るＣＭＯＳ集積回路
の模式的なデバイス断面図が示されている。同図では、
Ｐ型導電型の半導体基板（Ｐ−ｓｕｂ）１６０を例にと
り、ＣＭＯＳデバイスの断面構造が説明される。ＮＭＯ
Ｓとして示されるＮチャンネル型ＭＯＳＦＥＴ（ＮＭ
１，ＭＮ２，Ｑ１，Ｑ２の各々）のＮ型ソース領域
（Ｓ）１６１及びＮ型ドレイン領域（Ｄ）１６２は、Ｐ
型ウェル１６３内に形成される。
の模式的なデバイス断面図が示されている。同図では、
Ｐ型導電型の半導体基板（Ｐ−ｓｕｂ）１６０を例にと
り、ＣＭＯＳデバイスの断面構造が説明される。ＮＭＯ
Ｓとして示されるＮチャンネル型ＭＯＳＦＥＴ（ＮＭ
１，ＭＮ２，Ｑ１，Ｑ２の各々）のＮ型ソース領域
（Ｓ）１６１及びＮ型ドレイン領域（Ｄ）１６２は、Ｐ
型ウェル１６３内に形成される。
【００５４】Ｐ型ウェル１６３は、上記ＮＭＯＳのソー
ス電極Ｓに結合されており、Ｐ型ウェル１６３の電位
は、上記ＮＭＯＳのソースの電位と同電位とされる。Ｐ
型ウェル１６３は、接地電位ＧＮＤにされたＰ型半導体
基板１６０内に形成されたＮ型ウェル１６４内に形成さ
れる。なお、記号Ｇはゲート電極を示す。
ス電極Ｓに結合されており、Ｐ型ウェル１６３の電位
は、上記ＮＭＯＳのソースの電位と同電位とされる。Ｐ
型ウェル１６３は、接地電位ＧＮＤにされたＰ型半導体
基板１６０内に形成されたＮ型ウェル１６４内に形成さ
れる。なお、記号Ｇはゲート電極を示す。
【００５５】一方、ＰＭＯＳ１として示されるＰチャン
ネル型ＭＯＳＦＥＴ（ＭＰ２，ＭＰ４，Ｑ３，Ｑ４の各
々）のＰ型ソース領域（Ｓ）１６５及びＰ型ドレイン領
域（Ｄ）１６６は、Ｎ型ウェル１６７内に形成される。
Ｎ型ウェル１６７は上記ＰＭＯＳ１のソース電極Ｓに結
合されており、Ｎ型ウェル１６７の電位は、上記ＮＭＯ
Ｓのソースの電位と同電位とされる。
ネル型ＭＯＳＦＥＴ（ＭＰ２，ＭＰ４，Ｑ３，Ｑ４の各
々）のＰ型ソース領域（Ｓ）１６５及びＰ型ドレイン領
域（Ｄ）１６６は、Ｎ型ウェル１６７内に形成される。
Ｎ型ウェル１６７は上記ＰＭＯＳ１のソース電極Ｓに結
合されており、Ｎ型ウェル１６７の電位は、上記ＮＭＯ
Ｓのソースの電位と同電位とされる。
【００５６】ＰＭＯＳ２として示されるＰチャンネル型
ＭＯＳＦＥＴ（Ｑ５，Ｑ６，ＭＰ１，ＭＰ３，ＭＰ５，
ＭＰ６）のＰ型ソース領域（Ｓ）１６８及びＰ型ドレイ
ン領域（Ｄ）１６９は、Ｎ型ウェル１７０内に形成され
る。Ｎ型ウェル電位１７０は上記ＰＭＯＳ１のソース電
位Ｓに結合されており、かつ、電源電圧ＶＤＤの電位と
同電位とされる。このように、本発明に係るリードアン
プを構成するＣＭＯＳ集積回路は、図６に示されるよう
な３種類の構造によって構成されることによって、電源
電圧ＶＤＤや接地電位ＧＮＤに不所望なノイズが発生し
た場合も、そのノイズの影響を小さくすることができ
る。
ＭＯＳＦＥＴ（Ｑ５，Ｑ６，ＭＰ１，ＭＰ３，ＭＰ５，
ＭＰ６）のＰ型ソース領域（Ｓ）１６８及びＰ型ドレイ
ン領域（Ｄ）１６９は、Ｎ型ウェル１７０内に形成され
る。Ｎ型ウェル電位１７０は上記ＰＭＯＳ１のソース電
位Ｓに結合されており、かつ、電源電圧ＶＤＤの電位と
同電位とされる。このように、本発明に係るリードアン
プを構成するＣＭＯＳ集積回路は、図６に示されるよう
な３種類の構造によって構成されることによって、電源
電圧ＶＤＤや接地電位ＧＮＤに不所望なノイズが発生し
た場合も、そのノイズの影響を小さくすることができ
る。
【００５７】この構成では、リードアンプを構成する増
幅ＭＯＳＦＥＴＭＰ２とＭＮ１、それとミラー回路とさ
れてバイアス電圧を形成するＭＯＳＦＥＴＭＰ４とＭＮ
２、及びＭＲヘッドに与えるバイアス電圧を形成するフ
ィードバックアンプＦＢ１を構成するＮチャンネル型の
差動ＭＯＳＦＥＴＱ１とＱ２や、ソースフォロワＭＯＳ
ＦＥＴＱ３とＱ４は、上記のような電源電圧ＶＤＤや回
路の接地電位ＧＮＤにのるノイズに影響されないで安定
した動作を行う。これにより、電源電圧ＶＤＤや回路の
接地電位に対して格別なノイズ低減回路を付加すること
なく、Ｓ／Ｎ比を改善した高感度のリードアンプを構成
することができる。
幅ＭＯＳＦＥＴＭＰ２とＭＮ１、それとミラー回路とさ
れてバイアス電圧を形成するＭＯＳＦＥＴＭＰ４とＭＮ
２、及びＭＲヘッドに与えるバイアス電圧を形成するフ
ィードバックアンプＦＢ１を構成するＮチャンネル型の
差動ＭＯＳＦＥＴＱ１とＱ２や、ソースフォロワＭＯＳ
ＦＥＴＱ３とＱ４は、上記のような電源電圧ＶＤＤや回
路の接地電位ＧＮＤにのるノイズに影響されないで安定
した動作を行う。これにより、電源電圧ＶＤＤや回路の
接地電位に対して格別なノイズ低減回路を付加すること
なく、Ｓ／Ｎ比を改善した高感度のリードアンプを構成
することができる。
【００５８】同図におけるＣＭＡ回路及びＤＣフィード
バックアンプＦＢ２を構成する前記図３及び図４に示し
た回路においても、ＭＯＳＦＥＴＱ１１、Ｑ２３やＱ３
０やＱ３１を代表とするようにソースに電源電圧ＶＤＤ
や回路の接地電位が与えられないＭＯＳＦＥＴは、上記
のように独立したウェル領域内に形成される。そして、
それぞれのウェル領域は対応するＭＯＳＦＥＴのソース
に接続される。
バックアンプＦＢ２を構成する前記図３及び図４に示し
た回路においても、ＭＯＳＦＥＴＱ１１、Ｑ２３やＱ３
０やＱ３１を代表とするようにソースに電源電圧ＶＤＤ
や回路の接地電位が与えられないＭＯＳＦＥＴは、上記
のように独立したウェル領域内に形成される。そして、
それぞれのウェル領域は対応するＭＯＳＦＥＴのソース
に接続される。
【００５９】上記のような自己バイアスは、上記のよう
に全てのＭＯＳＦＥＴに実施することが望ましいが、ウ
ェル領域を二重ウェル領域、又は三重ウェル領域にする
必要があり製造プロセスを複雑化する。そこで、上記自
己バイアスされるＭＯＳＦＥＴは、必要な性能に合わせ
て適宜に選択するようにすればよい。
に全てのＭＯＳＦＥＴに実施することが望ましいが、ウ
ェル領域を二重ウェル領域、又は三重ウェル領域にする
必要があり製造プロセスを複雑化する。そこで、上記自
己バイアスされるＭＯＳＦＥＴは、必要な性能に合わせ
て適宜に選択するようにすればよい。
【００６０】図７には、この発明に係るリードアンプの
他の一実施例の回路図が示されている。この実施例で
は、素子が前記のようなＭＯＳＦＥＴに代えてバイポー
ラ型トランジスタを用いて構成される。つまり、前記図
１の実施例のおけるＮチャンネル型ＭＯＳＦＥＴＭＮ１
は、ＮＰＮ型トランジスタＱＮ１に置き換えられ、Ｐチ
ャンネル型ＭＯＳＦＥＴＭＰ１とＭＰ２は、ＰＮＰ型ト
ランジスタＱＰ１とＱＰ２に置き換えられる。ＭＲヘッ
ドに与えるバイアス電圧を形成するためのフィードバッ
クアンプＦＢを含めて他の回路を構成する素子も、バイ
ポーラ型トランジスタに置き換えられる。つまり、この
実施例の磁気ディスクメモリ装置におけるリード／ライ
ト用の半導体集積回路装置は、バイポーラ集積回路によ
り構成される。
他の一実施例の回路図が示されている。この実施例で
は、素子が前記のようなＭＯＳＦＥＴに代えてバイポー
ラ型トランジスタを用いて構成される。つまり、前記図
１の実施例のおけるＮチャンネル型ＭＯＳＦＥＴＭＮ１
は、ＮＰＮ型トランジスタＱＮ１に置き換えられ、Ｐチ
ャンネル型ＭＯＳＦＥＴＭＰ１とＭＰ２は、ＰＮＰ型ト
ランジスタＱＰ１とＱＰ２に置き換えられる。ＭＲヘッ
ドに与えるバイアス電圧を形成するためのフィードバッ
クアンプＦＢを含めて他の回路を構成する素子も、バイ
ポーラ型トランジスタに置き換えられる。つまり、この
実施例の磁気ディスクメモリ装置におけるリード／ライ
ト用の半導体集積回路装置は、バイポーラ集積回路によ
り構成される。
【００６１】図８には、この発明に係るリードアンプの
更に他の一実施例の回路図が示されている。この発明の
目的である回路の簡素化を図りつつ、高感度と高周波ま
での動作を実現すること、具体的には磁気ディスク円板
を接地電位に設定し、それに対応してＭＲヘッドの一端
を接地電位にして、１電源を用いてリードアンプを構成
するという観点からは、ＭＲヘッドには前記のようなバ
イアス電圧を供給する構成に代えて、バイアス電流源か
ら定電流Ｉを供給するようにしてもよい。
更に他の一実施例の回路図が示されている。この発明の
目的である回路の簡素化を図りつつ、高感度と高周波ま
での動作を実現すること、具体的には磁気ディスク円板
を接地電位に設定し、それに対応してＭＲヘッドの一端
を接地電位にして、１電源を用いてリードアンプを構成
するという観点からは、ＭＲヘッドには前記のようなバ
イアス電圧を供給する構成に代えて、バイアス電流源か
ら定電流Ｉを供給するようにしてもよい。
【００６２】この場合でも、ＭＲヘッドの他端にはＭＲ
ヘッドとの接続ためのリードにおけるインダクタンス成
分に影響されないで、磁気抵抗変化に対応した広帯域の
電圧信号ΔＶが得られる。そして、このような接地電位
に近い低電圧での微小電圧ΔＶを増幅させるために、前
記のような変形差動形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＭＰ２とＮチャンネル型ＭＯＳＦＥＴＭＮ１とが
用いられるものである。
ヘッドとの接続ためのリードにおけるインダクタンス成
分に影響されないで、磁気抵抗変化に対応した広帯域の
電圧信号ΔＶが得られる。そして、このような接地電位
に近い低電圧での微小電圧ΔＶを増幅させるために、前
記のような変形差動形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＭＰ２とＮチャンネル型ＭＯＳＦＥＴＭＮ１とが
用いられるものである。
【００６３】図９には、この発明に係る磁気ディスクメ
モリ装置における読み出し系回路の更に他の一実施例の
回路図が示されている。同図には、前記図２と同様に上
記ＭＲヘッドにバイアス電圧を供給する第２のバイアス
回路、リードアンプと、及びかかるリードアンプにバイ
アス電圧を供給する第１のバイアス回路、及び増幅され
た読み出し電流を増幅する後段増幅回路の回路ブロック
も合わせて描かれている。同図の回路は、前記図２の実
施例と基本的に同じであるので、ＭＯＳＦＥＴに付され
る回路記号を省略している。
モリ装置における読み出し系回路の更に他の一実施例の
回路図が示されている。同図には、前記図２と同様に上
記ＭＲヘッドにバイアス電圧を供給する第２のバイアス
回路、リードアンプと、及びかかるリードアンプにバイ
アス電圧を供給する第１のバイアス回路、及び増幅され
た読み出し電流を増幅する後段増幅回路の回路ブロック
も合わせて描かれている。同図の回路は、前記図２の実
施例と基本的に同じであるので、ＭＯＳＦＥＴに付され
る回路記号を省略している。
【００６４】この実施例では、リードアンプに設けられ
る第１のバイアス回路が前記図２の実施例と異なり、他
の構成は前記第２図の実施例と同様である。この実施例
では、増幅動作を行うＭＯＳＦＥＴと、それに与えられ
るバイアス電圧を形成するためにミラー回路とされるＭ
ＯＳＦＥＴとにバイアス電流Ｉｂをそれぞれ形成するた
めの電流ミラー回路が、別々に形成された定電流源Ｉ３
を用いてそれぞれ独立して構成される。上記フィードバ
ックアンプＦＢ２の出力電流は、上記バイアス電圧を形
成するためのミラー回路側に対応した定電流源Ｉ３に加
えられるものである。この実施例では、上記バイアス回
路とそれに対応してオフセット補償用のフィードバック
のかけかたが異なるが、基本的な回路動作そのものは前
記第２図の実施例と同様である。
る第１のバイアス回路が前記図２の実施例と異なり、他
の構成は前記第２図の実施例と同様である。この実施例
では、増幅動作を行うＭＯＳＦＥＴと、それに与えられ
るバイアス電圧を形成するためにミラー回路とされるＭ
ＯＳＦＥＴとにバイアス電流Ｉｂをそれぞれ形成するた
めの電流ミラー回路が、別々に形成された定電流源Ｉ３
を用いてそれぞれ独立して構成される。上記フィードバ
ックアンプＦＢ２の出力電流は、上記バイアス電圧を形
成するためのミラー回路側に対応した定電流源Ｉ３に加
えられるものである。この実施例では、上記バイアス回
路とそれに対応してオフセット補償用のフィードバック
のかけかたが異なるが、基本的な回路動作そのものは前
記第２図の実施例と同様である。
【００６５】図１０は、この発明に係る磁気ディスクメ
モリ装置の他の一実施例の読み出し系要部構成図が示さ
れている。前記図１の実施例と同様に磁気記憶媒体とし
てのディスク円板は、駆動機構としてのモータＭＯＴに
より回転駆動される。このモータＭＯＴによる回転軸を
介してディスク円板の表面には回路の接地電位ＧＮＤが
与えられる。読み出し用のＭＲヘッドは、上記ディスク
円板との不所望な放電を防ぐために、その一端が上記回
路の接地電位ＧＮＤに接続され、実質的に同電位にされ
るものである。
モリ装置の他の一実施例の読み出し系要部構成図が示さ
れている。前記図１の実施例と同様に磁気記憶媒体とし
てのディスク円板は、駆動機構としてのモータＭＯＴに
より回転駆動される。このモータＭＯＴによる回転軸を
介してディスク円板の表面には回路の接地電位ＧＮＤが
与えられる。読み出し用のＭＲヘッドは、上記ディスク
円板との不所望な放電を防ぐために、その一端が上記回
路の接地電位ＧＮＤに接続され、実質的に同電位にされ
るものである。
【００６６】この実施例では、磁気ディスクの高記憶密
度に対応して高周波数までの信号読み出しを行うように
するために電圧信号として取り出すボルテージセンス方
式とされる。上記のようにＭＲヘッドの他端から磁気デ
ィスク円板の磁気記憶情報に対応した電圧信号として取
り出すボルテージセンス方式とするために、上記ＭＲヘ
ッドの他端には、電源電圧ＶＤＤがソースに与えられた
Ｐチャンネル型ＭＯＳＦＥＴＭＰ１を通してバイアス電
流が供給される。上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ
１のゲートには、基準電圧Ｖref と上記ＭＲヘッドの他
端の電圧Ｖ１とを受けるフードバックアンプＦＢ１の出
力信号が供給される。
度に対応して高周波数までの信号読み出しを行うように
するために電圧信号として取り出すボルテージセンス方
式とされる。上記のようにＭＲヘッドの他端から磁気デ
ィスク円板の磁気記憶情報に対応した電圧信号として取
り出すボルテージセンス方式とするために、上記ＭＲヘ
ッドの他端には、電源電圧ＶＤＤがソースに与えられた
Ｐチャンネル型ＭＯＳＦＥＴＭＰ１を通してバイアス電
流が供給される。上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ
１のゲートには、基準電圧Ｖref と上記ＭＲヘッドの他
端の電圧Ｖ１とを受けるフードバックアンプＦＢ１の出
力信号が供給される。
【００６７】上記ＭＯＳＦＥＴＭＰ１のゲートとソース
間には高周波信号成分をバイパスさせるに足る比較的大
きな容量値を持つキャパシタＣが設けられる。これによ
り、上記ＭＲヘッドの他端には、上記フィードバックア
ンプＦＢ１とＰチャンネル型ＭＯＳＦＥＴＭＰ１及びキ
ャパシタＣにより上記基準電圧Ｖref に対応したＤＣボ
ルテージバイアスＶ１が与えられ、上記磁気記憶情報に
対応した微小な交流信号を取り出すものである。
間には高周波信号成分をバイパスさせるに足る比較的大
きな容量値を持つキャパシタＣが設けられる。これによ
り、上記ＭＲヘッドの他端には、上記フィードバックア
ンプＦＢ１とＰチャンネル型ＭＯＳＦＥＴＭＰ１及びキ
ャパシタＣにより上記基準電圧Ｖref に対応したＤＣボ
ルテージバイアスＶ１が与えられ、上記磁気記憶情報に
対応した微小な交流信号を取り出すものである。
【００６８】上記のような高周波数までの広帯域の読み
出し信号を増幅を高感度で行うために、上記のような低
電圧の振幅の読み出し電圧信号Ｖ１を直接に増幅するよ
うにされる。上記ＭＲヘッドの他端から得られる微小な
電圧信号Ｖ１は、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭ
Ｐ２のゲートに供給される。この増幅ＭＯＳＦＥＴＭＰ
２のドレインは、回路の接地電位ＧＮＤに接続される。
上記増幅ＭＯＳＦＥＴＭＰ２のソースは、ゲートにＤＣ
バイアス電圧が与えられたＮチャンネル型の増幅ＭＯＳ
ＦＥＴＭＮ１のソースと接続されて前記同様に変形差動
形態にされる。
出し信号を増幅を高感度で行うために、上記のような低
電圧の振幅の読み出し電圧信号Ｖ１を直接に増幅するよ
うにされる。上記ＭＲヘッドの他端から得られる微小な
電圧信号Ｖ１は、Ｐチャンネル型の増幅ＭＯＳＦＥＴＭ
Ｐ２のゲートに供給される。この増幅ＭＯＳＦＥＴＭＰ
２のドレインは、回路の接地電位ＧＮＤに接続される。
上記増幅ＭＯＳＦＥＴＭＰ２のソースは、ゲートにＤＣ
バイアス電圧が与えられたＮチャンネル型の増幅ＭＯＳ
ＦＥＴＭＮ１のソースと接続されて前記同様に変形差動
形態にされる。
【００６９】この実施例では、上記増幅ＭＯＳＦＥＴＭ
Ｐ２のソースと電源ＶＤＤとの間にバイアス電流Ｉａ１
を形成する定電流源が設けられ、同様に上記増幅ＭＯＳ
ＦＥＴＭＮ１のソースと回路の接地電位ＧＮＤとの間に
バイアス電流Ｉｂ１を形成する定電流源が設けられる。
上記Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１のドレイ
ンと電源電圧ＶＤＤとの間には負荷素子が設けられる。
そして、上記増幅ＭＯＳＦＥＴＭＮ１のドレインから出
力信号を得るようにするものである。上記の構成では、
上記ＭＲヘッドで形成された微小な信号振幅の読み出し
信号Ｖ１は、次に説明するように直接に変形差動のＰチ
ャンネル型ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅され
るものであるので、Ｓ／Ｎ比のよい高感度の増幅動作を
行わせることができる。
Ｐ２のソースと電源ＶＤＤとの間にバイアス電流Ｉａ１
を形成する定電流源が設けられ、同様に上記増幅ＭＯＳ
ＦＥＴＭＮ１のソースと回路の接地電位ＧＮＤとの間に
バイアス電流Ｉｂ１を形成する定電流源が設けられる。
上記Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１のドレイ
ンと電源電圧ＶＤＤとの間には負荷素子が設けられる。
そして、上記増幅ＭＯＳＦＥＴＭＮ１のドレインから出
力信号を得るようにするものである。上記の構成では、
上記ＭＲヘッドで形成された微小な信号振幅の読み出し
信号Ｖ１は、次に説明するように直接に変形差動のＰチ
ャンネル型ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅され
るものであるので、Ｓ／Ｎ比のよい高感度の増幅動作を
行わせることができる。
【００７０】上記増幅ＭＯＳＦＥＴＭＮ１のゲートに与
えられるＤＣバイアス電圧は、上記ＭＲヘッドに与えら
れるバイアス電圧Ｖｒｅｆに、上記バイアス電流Ｉａ１
を増幅ＭＯＳＦＥＴＭＰ２に流したときにかかるＭＯＳ
ＦＥＴＭＰ２のゲート，ソース間に発生する電圧（しき
い値電圧）と、上記バイアス電流Ｉｂ１を増幅ＭＯＳＦ
ＥＴＭＮ１に流したときにかかるＭＯＳＦＥＴＭＮ１の
ゲート，ソース間に発生する電圧（しきい値電圧）を加
えてた電圧値に設定される。このように直流的にバラン
スされた状態では、増幅ＭＯＳＦＥＴＭＮ１のドレイン
電流Ｉａ２と上記定電流源Ｉａ１からのバイアス電流と
は等しくなって上記の電流Ｉａ１とＩａ２の差であるセ
ンス電流Δｉは零になっている。
えられるＤＣバイアス電圧は、上記ＭＲヘッドに与えら
れるバイアス電圧Ｖｒｅｆに、上記バイアス電流Ｉａ１
を増幅ＭＯＳＦＥＴＭＰ２に流したときにかかるＭＯＳ
ＦＥＴＭＰ２のゲート，ソース間に発生する電圧（しき
い値電圧）と、上記バイアス電流Ｉｂ１を増幅ＭＯＳＦ
ＥＴＭＮ１に流したときにかかるＭＯＳＦＥＴＭＮ１の
ゲート，ソース間に発生する電圧（しきい値電圧）を加
えてた電圧値に設定される。このように直流的にバラン
スされた状態では、増幅ＭＯＳＦＥＴＭＮ１のドレイン
電流Ｉａ２と上記定電流源Ｉａ１からのバイアス電流と
は等しくなって上記の電流Ｉａ１とＩａ２の差であるセ
ンス電流Δｉは零になっている。
【００７１】上記ディスク円板に記憶された磁気記録情
報によりＭＲヘッドの抵抗値が変化すると、それに対応
して電圧Ｖ１が微小電圧だけ変化する。例えば、上記電
圧Ｖ１が交流的にΔＶだけ上昇すると、変形差動形態の
ＭＯＳＦＥＴＭＰ２とＭＮ１のゲート間に加わる電圧が
減少し、それに応じて増幅ＭＯＳＦＥＴＭＰ２とＭＮ１
に流れる電流が減少する。つまり、増幅ＭＯＳＦＥＴＭ
Ｐ２に流れる電流Ｉａ２がΔｉだけ減少する。これに対
して、上記定電流源から供給されるバイアス電流Ｉａ１
は変化しないから、その差分に対応した余り電流Δｉ分
が形成される。このとき、増幅ＭＯＳＦＥＴＭＮ１側に
おいても、ソース側のバイアス電流Ｉｂ１は一定である
から、上記電流Δｉは増幅ＭＯＳＦＥＴＭＮ１を通して
出力される。
報によりＭＲヘッドの抵抗値が変化すると、それに対応
して電圧Ｖ１が微小電圧だけ変化する。例えば、上記電
圧Ｖ１が交流的にΔＶだけ上昇すると、変形差動形態の
ＭＯＳＦＥＴＭＰ２とＭＮ１のゲート間に加わる電圧が
減少し、それに応じて増幅ＭＯＳＦＥＴＭＰ２とＭＮ１
に流れる電流が減少する。つまり、増幅ＭＯＳＦＥＴＭ
Ｐ２に流れる電流Ｉａ２がΔｉだけ減少する。これに対
して、上記定電流源から供給されるバイアス電流Ｉａ１
は変化しないから、その差分に対応した余り電流Δｉ分
が形成される。このとき、増幅ＭＯＳＦＥＴＭＮ１側に
おいても、ソース側のバイアス電流Ｉｂ１は一定である
から、上記電流Δｉは増幅ＭＯＳＦＥＴＭＮ１を通して
出力される。
【００７２】逆に、上記電圧Ｖ１が交流的にΔＶだけ減
少すると、変形差動形態のＭＯＳＦＥＴＭＰ２とＭＮ１
のゲート間に加わる電圧が増加し、それに応じて増幅Ｍ
ＯＳＦＥＴＭＰ２とＭＮ１を通して流れる電流がΔｉだ
け増加する。つまり、増幅ＭＯＳＦＥＴＭＰ２に流れる
電流Ｉａ２がΔｉだけ増加する。これに対して、上記定
電流源から供給されるバイアス電流Ｉａ１は変化しない
から、その差分に対応した不足電流Δｉ分が形成される
ことになる。このとき、増幅ＭＯＳＦＥＴＭＮ１側にお
いても、ソース側のバイアス電流Ｉｂ１は一定であるか
ら、上記不足電流Δｉは増幅ＭＯＳＦＥＴＭＮ１を通し
て出力される。
少すると、変形差動形態のＭＯＳＦＥＴＭＰ２とＭＮ１
のゲート間に加わる電圧が増加し、それに応じて増幅Ｍ
ＯＳＦＥＴＭＰ２とＭＮ１を通して流れる電流がΔｉだ
け増加する。つまり、増幅ＭＯＳＦＥＴＭＰ２に流れる
電流Ｉａ２がΔｉだけ増加する。これに対して、上記定
電流源から供給されるバイアス電流Ｉａ１は変化しない
から、その差分に対応した不足電流Δｉ分が形成される
ことになる。このとき、増幅ＭＯＳＦＥＴＭＮ１側にお
いても、ソース側のバイアス電流Ｉｂ１は一定であるか
ら、上記不足電流Δｉは増幅ＭＯＳＦＥＴＭＮ１を通し
て出力される。
【００７３】図１１には、上記図１０に対応した読み出
し系回路の一実施例の回路図が示されている。同図に
は、リードアンプと、かかるリードアンプにバイアス電
圧を供給する第１のバイアス回路、及びリードアンプの
増幅された読み出し電流を増幅する後段増幅回路と、上
記ＭＲヘッドにバイアス電圧を供給する第２のバイアス
回路とが合わせて描かれている。上記ＭＲヘッドにバイ
アス電圧Ｖ１を供給する第２のバイアス回路は、前記図
２に示した実施例回路と同様に定電流Ｉ１を抵抗Ｒ１に
流すことにより形成された基準電圧Ｖｒｅｆに対応させ
て形成するものである。同図においては、この実施例の
特徴を説明するのに必要な素子に対してのみ回路記号を
付すものであり、図面を見やすくするために前記の各回
路図に付された回路記号とは別個のものであると理解さ
れたい。
し系回路の一実施例の回路図が示されている。同図に
は、リードアンプと、かかるリードアンプにバイアス電
圧を供給する第１のバイアス回路、及びリードアンプの
増幅された読み出し電流を増幅する後段増幅回路と、上
記ＭＲヘッドにバイアス電圧を供給する第２のバイアス
回路とが合わせて描かれている。上記ＭＲヘッドにバイ
アス電圧Ｖ１を供給する第２のバイアス回路は、前記図
２に示した実施例回路と同様に定電流Ｉ１を抵抗Ｒ１に
流すことにより形成された基準電圧Ｖｒｅｆに対応させ
て形成するものである。同図においては、この実施例の
特徴を説明するのに必要な素子に対してのみ回路記号を
付すものであり、図面を見やすくするために前記の各回
路図に付された回路記号とは別個のものであると理解さ
れたい。
【００７４】上記ＭＲヘッドの他端に現れる微小電圧信
号は、前記説明したような変形差動（コンプリメンタリ
差動）ＭＯＳＦＥＴＭＰ１とＭＮ１により増幅される。
上記増幅ＭＯＳＦＥＴＭＰ１に供給するバイアス電流Ｉ
ａ１を形成する定電流源は、定電流回路Ｉ３で形成され
た定電流Ｉａ３を受けるＰチャンネル型ＭＯＳＦＥＴＭ
Ｐ３とＭＰ２からなる電流ミラー回路により構成され
る。増幅ＭＯＳＦＥＴＭＮ１に対しては、定電流回路Ｉ
４がその定電流がバイアス電流を形成する定電流源とさ
れる。
号は、前記説明したような変形差動（コンプリメンタリ
差動）ＭＯＳＦＥＴＭＰ１とＭＮ１により増幅される。
上記増幅ＭＯＳＦＥＴＭＰ１に供給するバイアス電流Ｉ
ａ１を形成する定電流源は、定電流回路Ｉ３で形成され
た定電流Ｉａ３を受けるＰチャンネル型ＭＯＳＦＥＴＭ
Ｐ３とＭＰ２からなる電流ミラー回路により構成され
る。増幅ＭＯＳＦＥＴＭＮ１に対しては、定電流回路Ｉ
４がその定電流がバイアス電流を形成する定電流源とさ
れる。
【００７５】この実施例では、上記変形差動形態のＭＯ
ＳＦＥＴＭＰ２とＭＮ１のしきい値電圧、動作電流の変
動やばらつきにかかわらず、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＭＮ１のゲートに与えられたバイアス電圧ＶＤ
Ｃが自動的に最適値になるようにするために、次のよう
な回路が第１のバイアス回路として設けられる。この第
１のバイアス回路は、上記変形差動回路により形成され
た電流信号の電流増幅させる増幅回路としての機能も合
わせ持つようにされる。
ＳＦＥＴＭＰ２とＭＮ１のしきい値電圧、動作電流の変
動やばらつきにかかわらず、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＭＮ１のゲートに与えられたバイアス電圧ＶＤ
Ｃが自動的に最適値になるようにするために、次のよう
な回路が第１のバイアス回路として設けられる。この第
１のバイアス回路は、上記変形差動回路により形成され
た電流信号の電流増幅させる増幅回路としての機能も合
わせ持つようにされる。
【００７６】上記増幅ＭＯＳＦＥＴＭＮ１と、それに対
応して設けられたコピー回路としてのＭＯＳＦＥＴＭＮ
２のゲートには、上記バイアス電圧ＶＤＣが印加され
る。これらのＭＯＳＦＥＴＭＮ１とＭＮ２のソースと回
路の接地電位との間には、定電流回路Ｉ４がそれぞれ設
けられる。上記ＭＯＳＦＥＴＭＮ１とＭＮ２のドレイン
と電源ＶＤＤとの間には、ダイオード形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＭＰ６とＭＰ７がそれぞれ設け
られる。上記増幅ＭＯＳＦＥＴＭＮ１のソース側に上記
増幅ＭＯＳＦＥＴＭＮ１を含む変形差動回路で形成され
た電流信号Δｉが供給される。
応して設けられたコピー回路としてのＭＯＳＦＥＴＭＮ
２のゲートには、上記バイアス電圧ＶＤＣが印加され
る。これらのＭＯＳＦＥＴＭＮ１とＭＮ２のソースと回
路の接地電位との間には、定電流回路Ｉ４がそれぞれ設
けられる。上記ＭＯＳＦＥＴＭＮ１とＭＮ２のドレイン
と電源ＶＤＤとの間には、ダイオード形態にされたＰチ
ャンネル型ＭＯＳＦＥＴＭＰ６とＭＰ７がそれぞれ設け
られる。上記増幅ＭＯＳＦＥＴＭＮ１のソース側に上記
増幅ＭＯＳＦＥＴＭＮ１を含む変形差動回路で形成され
た電流信号Δｉが供給される。
【００７７】上記電流信号Δｉを含む電流が流れるよう
にされた増幅ＭＯＳＦＥＴＭＮ１のドレインに設けられ
たダイオード接続のＰチャンネル型ＭＯＳＦＥＴＭＰ６
には、電流ミラー形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＭＰ４とＭＰ５が設けられる。上記増幅ＭＯＳＦＥ
ＴＭＮ１のコピー回路として設けられ、定電流回路Ｉ４
で形成されたバイアス電流のみが流れるようにされる。
このＭＯＳＦＥＴＭＮ２のドレインに設けられたダイオ
ード接続のＰチャンネル型ＭＯＳＦＥＴＭＰ７にも、電
流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＭＰ
８とＭＰ９が設けられる。
にされた増幅ＭＯＳＦＥＴＭＮ１のドレインに設けられ
たダイオード接続のＰチャンネル型ＭＯＳＦＥＴＭＰ６
には、電流ミラー形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＭＰ４とＭＰ５が設けられる。上記増幅ＭＯＳＦＥ
ＴＭＮ１のコピー回路として設けられ、定電流回路Ｉ４
で形成されたバイアス電流のみが流れるようにされる。
このＭＯＳＦＥＴＭＮ２のドレインに設けられたダイオ
ード接続のＰチャンネル型ＭＯＳＦＥＴＭＰ７にも、電
流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＭＰ
８とＭＰ９が設けられる。
【００７８】上記電流信号Δｉを含む電流が流れるよう
にされたＰチャンネル型ＭＯＳＦＥＴＭＰ５のドレイン
と回路の接地電位との間には、ダイオード形態にされた
Ｎチャンネル型ＭＯＳＦＥＴＭＮ４が設けられる。この
ＭＯＳＦＥＴＭＮ４には、電流ミラー形態にされたＭチ
ャンネル型ＭＯＳＦＥＴＭＮ６が設けられる。このＭＯ
ＳＦＥＴＭＮ６のドレインは、上記コピー回路として設
けられたＮチャンネル型ＭＯＳＦＥＴＭＮ２に対応さ
れ、上記バイアス定電流が流れるようにされたＰチャン
ネル型ＭＯＳＦＥＴＭＰ９のドレインと接続される。こ
れにより、ＭＯＳＦＥＴＭＮ６とＭＰ９の共通接続され
たドレインは、出力端子ＯＵＴ１とされて上記電流信号
Δｉと逆相にされた出力電流−ｉを出力する。
にされたＰチャンネル型ＭＯＳＦＥＴＭＰ５のドレイン
と回路の接地電位との間には、ダイオード形態にされた
Ｎチャンネル型ＭＯＳＦＥＴＭＮ４が設けられる。この
ＭＯＳＦＥＴＭＮ４には、電流ミラー形態にされたＭチ
ャンネル型ＭＯＳＦＥＴＭＮ６が設けられる。このＭＯ
ＳＦＥＴＭＮ６のドレインは、上記コピー回路として設
けられたＮチャンネル型ＭＯＳＦＥＴＭＮ２に対応さ
れ、上記バイアス定電流が流れるようにされたＰチャン
ネル型ＭＯＳＦＥＴＭＰ９のドレインと接続される。こ
れにより、ＭＯＳＦＥＴＭＮ６とＭＰ９の共通接続され
たドレインは、出力端子ＯＵＴ１とされて上記電流信号
Δｉと逆相にされた出力電流−ｉを出力する。
【００７９】上記バイアス定電流が流れるようにされた
Ｐチャンネル型ＭＯＳＦＥＴＭＰ８のドレインと回路の
接地電位との間には、ダイオード形態にされたＮチャン
ネル型ＭＯＳＦＥＴＭＮ５が設けられる。このＭＯＳＦ
ＥＴＭＮ５には、電流ミラー形態にされたＰチャンネル
型ＭＯＳＦＥＴＭＮ３が設けられる。このＰチャンネル
型ＭＯＳＦＥＴＭＮ３のドレインには、上記電流信号Δ
ｉを含む電流が流れるようにされたＮチャンネル型ＭＯ
ＳＦＥＴＭＰ４のドレインと接続される。これにより、
ＭＯＳＦＥＴＭＮ３とＭＰ４の共通接続されたドレイン
は、出力端子ＯＵＴ１とされて上記電流信号Δｉと同相
にされた出力信号＋ｉを出力する。
Ｐチャンネル型ＭＯＳＦＥＴＭＰ８のドレインと回路の
接地電位との間には、ダイオード形態にされたＮチャン
ネル型ＭＯＳＦＥＴＭＮ５が設けられる。このＭＯＳＦ
ＥＴＭＮ５には、電流ミラー形態にされたＰチャンネル
型ＭＯＳＦＥＴＭＮ３が設けられる。このＰチャンネル
型ＭＯＳＦＥＴＭＮ３のドレインには、上記電流信号Δ
ｉを含む電流が流れるようにされたＮチャンネル型ＭＯ
ＳＦＥＴＭＰ４のドレインと接続される。これにより、
ＭＯＳＦＥＴＭＮ３とＭＰ４の共通接続されたドレイン
は、出力端子ＯＵＴ１とされて上記電流信号Δｉと同相
にされた出力信号＋ｉを出力する。
【００８０】つまり、上記電流信号Δｉは、Ｎチャンネ
ル型の増幅ＭＯＳＦＥＴＭＮ１と、Ｐチャンネル型ＭＯ
ＳＦＥＴＭＰ６、ＭＮ４、ＭＮ５及びＮチャンネル型Ｍ
ＯＳＦＥＴＭＮ４、ＭＮ６を介してカレントミラーサイ
ズ比に対応して増幅される。これに対して、上記のバイ
アス定電流は、コピー回路としてのＮチャンネル型ＭＯ
ＳＦＥＴＭＮ２と、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
７、ＭＰ８、ＭＰ９及びＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ５とＭＮ３を介して上記と同一のカレントミラーサイ
ズ比に対応して増幅される。
ル型の増幅ＭＯＳＦＥＴＭＮ１と、Ｐチャンネル型ＭＯ
ＳＦＥＴＭＰ６、ＭＮ４、ＭＮ５及びＮチャンネル型Ｍ
ＯＳＦＥＴＭＮ４、ＭＮ６を介してカレントミラーサイ
ズ比に対応して増幅される。これに対して、上記のバイ
アス定電流は、コピー回路としてのＮチャンネル型ＭＯ
ＳＦＥＴＭＮ２と、Ｐチャンネル型ＭＯＳＦＥＴＭＰ
７、ＭＰ８、ＭＰ９及びＮチャンネル型ＭＯＳＦＥＴＭ
Ｎ５とＭＮ３を介して上記と同一のカレントミラーサイ
ズ比に対応して増幅される。
【００８１】したがって、上記出力端子ＯＵＴ１におい
ては、Ｎチャンネル型ＭＯＳＦＥＴＭＮ３にカレントミ
ラー比に対応して増大されたバイアス定電流が流れ、Ｐ
チャンネル型ＭＯＳＦＥＴＭＰ４に上記入力信号Δｉの
カレントミラー比に対応した増幅電流ｉが流れるので、
上記入力信号Δｉと同相電流＋ｉが出力される。出力端
子ＯＵＴ２は、上記とは逆に、Ｐチャンネル型ＭＯＳＦ
ＥＴＭＰ９に上記カレントミラー比に対応して増大され
たバイアス定電流が流れ、Ｎチャンネル型ＭＯＳＦＥＴ
ＭＮ６に上記入力信号Δｉの上記カレントミラー比に対
応した増幅電流ｉが流れるので、上記入力信号Δｉとは
逆相電流−ｉが出力される。入力信号Δｉが零のときに
は、上記ＭＯＳＦＥＴＭＮ３とＭＰ４及びＭＮ６とＭＰ
９には、それぞれ同じバイアス定電流が流れるので出力
端子ＯＵＴ１とＯＵＴ２には出力電流が流れない。
ては、Ｎチャンネル型ＭＯＳＦＥＴＭＮ３にカレントミ
ラー比に対応して増大されたバイアス定電流が流れ、Ｐ
チャンネル型ＭＯＳＦＥＴＭＰ４に上記入力信号Δｉの
カレントミラー比に対応した増幅電流ｉが流れるので、
上記入力信号Δｉと同相電流＋ｉが出力される。出力端
子ＯＵＴ２は、上記とは逆に、Ｐチャンネル型ＭＯＳＦ
ＥＴＭＰ９に上記カレントミラー比に対応して増大され
たバイアス定電流が流れ、Ｎチャンネル型ＭＯＳＦＥＴ
ＭＮ６に上記入力信号Δｉの上記カレントミラー比に対
応した増幅電流ｉが流れるので、上記入力信号Δｉとは
逆相電流−ｉが出力される。入力信号Δｉが零のときに
は、上記ＭＯＳＦＥＴＭＮ３とＭＰ４及びＭＮ６とＭＰ
９には、それぞれ同じバイアス定電流が流れるので出力
端子ＯＵＴ１とＯＵＴ２には出力電流が流れない。
【００８２】このように、増幅ＭＯＳＦＥＴＭＮ１を含
めて、前記図３に示したようなＣＭＡ回路が構成され
て、上記入力信号Δｉの電流増幅が行われる。つまり、
上記ＭＲヘッドで形成された電圧信号に対応された電流
信号Δｉを互いに逆相に動く差動の相補電流信号に変換
しつつ、合わせて電流増幅を行うようにするものであ
る。このようなＣＭＡ回路に増幅ＭＯＳＦＥＴＭＮ１を
組み込んだ場合には、増幅信号を電流信号の形態で取り
出すために、低い電源電圧ＶＤＤのもとでも大きな利得
設定が可能となる。このような電流増幅された相補差動
電流は、抵抗Ｒｏに流して電圧信号ＶｘとＶｙに変換す
るとともに後段アンプＡｍｐを通して読み出し信号とし
て出力させる。
めて、前記図３に示したようなＣＭＡ回路が構成され
て、上記入力信号Δｉの電流増幅が行われる。つまり、
上記ＭＲヘッドで形成された電圧信号に対応された電流
信号Δｉを互いに逆相に動く差動の相補電流信号に変換
しつつ、合わせて電流増幅を行うようにするものであ
る。このようなＣＭＡ回路に増幅ＭＯＳＦＥＴＭＮ１を
組み込んだ場合には、増幅信号を電流信号の形態で取り
出すために、低い電源電圧ＶＤＤのもとでも大きな利得
設定が可能となる。このような電流増幅された相補差動
電流は、抵抗Ｒｏに流して電圧信号ＶｘとＶｙに変換す
るとともに後段アンプＡｍｐを通して読み出し信号とし
て出力させる。
【００８３】上記のように増幅ＭＯＳＦＥＴとそれをコ
ピーしたＭＯＳＦＥＴを用いて、ＣＭＡ回路を構成し、
それをそのまま利用して前記のように上記電圧ＶｘとＶ
ｙが直流的には零になるようなオフセット補償用のＤＣ
（直流）フィードバックアンプＦＢを設ける。このＤＣ
フィードバックアンプＦＢは、上記電圧ＶｘとＶｙを受
けて、それに対応した電流信号を形成し、特に制限され
ないが、増幅ＭＯＳＦＥＴＭＰ１のバイアス電流Ｉａ１
を形成する定電流回路Ｉ３に帰還させる。この電流によ
り、ＭＲヘッドのバイアス電圧Ｖ１に、上記ＭＯＳＦＥ
ＴＭＰ１とＭＮ１のしきい値電圧を加えた電圧と、上記
バイアス電圧ＶＤＣとが一致するように帰還がかかって
自動調整が行われる。
ピーしたＭＯＳＦＥＴを用いて、ＣＭＡ回路を構成し、
それをそのまま利用して前記のように上記電圧ＶｘとＶ
ｙが直流的には零になるようなオフセット補償用のＤＣ
（直流）フィードバックアンプＦＢを設ける。このＤＣ
フィードバックアンプＦＢは、上記電圧ＶｘとＶｙを受
けて、それに対応した電流信号を形成し、特に制限され
ないが、増幅ＭＯＳＦＥＴＭＰ１のバイアス電流Ｉａ１
を形成する定電流回路Ｉ３に帰還させる。この電流によ
り、ＭＲヘッドのバイアス電圧Ｖ１に、上記ＭＯＳＦＥ
ＴＭＰ１とＭＮ１のしきい値電圧を加えた電圧と、上記
バイアス電圧ＶＤＣとが一致するように帰還がかかって
自動調整が行われる。
【００８４】素子のばらつきや上記バイアス電圧ＶＤＣ
のばらつき等により、増幅ＭＯＳＦＥＴＭＰ１とＭＮ１
のゲート間に与えるべきバイアス電圧が、電流バランス
に対して大きいと、ＤＣフィードバックアンプＦＢが吸
い込み電流を形成して増幅ＭＯＳＦＥＴＭＰ１に流すバ
イアス電流Ｉａ１を増大させる。これにより、ＭＯＳＦ
ＥＴＭＰ１のしきい値電圧が大きくなって上記バイアス
電圧ＶＤＣに適合するように直流的なバランスをとる。
上記とは逆に、相対的にバイアス電圧ＶＤＣが前記のよ
うな電流バランスに対して小さいと、それを補うように
ＤＣフィードバックアンプＦＢが押し出し電流を形成
し、増幅ＭＯＳＦＥＴＭＰ１に流すバイアス電流Ｉａ１
を減少させる。これにより、ＭＯＳＦＥＴＭＰ１のしき
い値電圧が小さくなって上記のような直流的なバランス
をとるものである。
のばらつき等により、増幅ＭＯＳＦＥＴＭＰ１とＭＮ１
のゲート間に与えるべきバイアス電圧が、電流バランス
に対して大きいと、ＤＣフィードバックアンプＦＢが吸
い込み電流を形成して増幅ＭＯＳＦＥＴＭＰ１に流すバ
イアス電流Ｉａ１を増大させる。これにより、ＭＯＳＦ
ＥＴＭＰ１のしきい値電圧が大きくなって上記バイアス
電圧ＶＤＣに適合するように直流的なバランスをとる。
上記とは逆に、相対的にバイアス電圧ＶＤＣが前記のよ
うな電流バランスに対して小さいと、それを補うように
ＤＣフィードバックアンプＦＢが押し出し電流を形成
し、増幅ＭＯＳＦＥＴＭＰ１に流すバイアス電流Ｉａ１
を減少させる。これにより、ＭＯＳＦＥＴＭＰ１のしき
い値電圧が小さくなって上記のような直流的なバランス
をとるものである。
【００８５】この実施例では、上記のように実質的なバ
イアス回路が電流増幅動作も兼ねるものであるので、前
記図２の実施例のようにＣＭＡ回路を設けるものに比べ
て回路素子数を低減させることができる上に、上記電流
増幅とバイアス調整回路としても動作するＣＭＡ回路の
出力の直流オフセットが零になるように動作するもので
あるので、前記図２の実施例と同様に上記電流ミラー回
路を用いたＣＭＡ回路を含めたオフセットの調整も合わ
せて行うようにすることができるという優れた作用効果
を奏することができる。
イアス回路が電流増幅動作も兼ねるものであるので、前
記図２の実施例のようにＣＭＡ回路を設けるものに比べ
て回路素子数を低減させることができる上に、上記電流
増幅とバイアス調整回路としても動作するＣＭＡ回路の
出力の直流オフセットが零になるように動作するもので
あるので、前記図２の実施例と同様に上記電流ミラー回
路を用いたＣＭＡ回路を含めたオフセットの調整も合わ
せて行うようにすることができるという優れた作用効果
を奏することができる。
【００８６】図１２には、上記図１０に対応した読み出
し系回路の他の一実施例の回路図が示されている。同図
には、リードアンプと、かかるリードアンプにバイアス
電圧を供給する第１のバイアス回路、及びリードアンプ
の増幅された読み出し電流を増幅する後段増幅回路と、
上記ＭＲヘッドにバイアス電圧を供給する第２のバイア
ス回路とが合わせて描かれている。
し系回路の他の一実施例の回路図が示されている。同図
には、リードアンプと、かかるリードアンプにバイアス
電圧を供給する第１のバイアス回路、及びリードアンプ
の増幅された読み出し電流を増幅する後段増幅回路と、
上記ＭＲヘッドにバイアス電圧を供給する第２のバイア
ス回路とが合わせて描かれている。
【００８７】この実施例は、基本的には図１１の実施例
と同じであるが、ＤＣフィードバックアンプＦＢの出力
電流により増幅ＭＯＳＦＥＴＭＮ１のゲートに供給され
るバイアス電圧ＶＤＣを形成するものである。つまり、
ＭＯＳＦＥＴＭＮ１とＭＮ２のゲートにキャパシタＣ１
を接続して、上記ＤＣフィードバックアンプＦＢの出力
電流によりキャパシタＣ１をチャージ／ディスチャージ
させてバイアス電圧ＶＤＣを保持させるようにするもの
である。
と同じであるが、ＤＣフィードバックアンプＦＢの出力
電流により増幅ＭＯＳＦＥＴＭＮ１のゲートに供給され
るバイアス電圧ＶＤＣを形成するものである。つまり、
ＭＯＳＦＥＴＭＮ１とＭＮ２のゲートにキャパシタＣ１
を接続して、上記ＤＣフィードバックアンプＦＢの出力
電流によりキャパシタＣ１をチャージ／ディスチャージ
させてバイアス電圧ＶＤＣを保持させるようにするもの
である。
【００８８】この構成では、前記のようにバイアス電圧
ＶＤＣを形成する定電回路を省略して、それを単なるキ
ャパシタＣ１に置き換えることができるから回路の簡素
化が可能になる。この構成においても、前記同様に素子
のばらつきや定電流回路Ｉ３，Ｉ４等のばらつきに対応
して、増幅ＭＯＳＦＥＴＭＰ１とＭＮ１のゲート間に与
えるべきバイアス電圧が、前記のような電流バランスを
とるようにＤＣフィードバックアンプＦＢが上記バイア
ス電圧ＶＤＣを形成するものである。
ＶＤＣを形成する定電回路を省略して、それを単なるキ
ャパシタＣ１に置き換えることができるから回路の簡素
化が可能になる。この構成においても、前記同様に素子
のばらつきや定電流回路Ｉ３，Ｉ４等のばらつきに対応
して、増幅ＭＯＳＦＥＴＭＰ１とＭＮ１のゲート間に与
えるべきバイアス電圧が、前記のような電流バランスを
とるようにＤＣフィードバックアンプＦＢが上記バイア
ス電圧ＶＤＣを形成するものである。
【００８９】上記図１１ないし図１２に示した実施例回
路において、前記のように電源電圧ＶＤＤ及び回路の接
地電位ＧＮＤに発生するノイズの影響を受けないように
したいなら、増幅ＭＯＳＦＥＴＭＰ１，ＭＮ１とそのコ
ピー回路を構成するＭＯＳＦＥＴＭＮ２は、前記図６の
実施例のようにそれぞれが独立したウェル領域に形成さ
れ、ソースとチャンネル（バックゲート）とを共通接続
したものを用いるようにすればよい。
路において、前記のように電源電圧ＶＤＤ及び回路の接
地電位ＧＮＤに発生するノイズの影響を受けないように
したいなら、増幅ＭＯＳＦＥＴＭＰ１，ＭＮ１とそのコ
ピー回路を構成するＭＯＳＦＥＴＭＮ２は、前記図６の
実施例のようにそれぞれが独立したウェル領域に形成さ
れ、ソースとチャンネル（バックゲート）とを共通接続
したものを用いるようにすればよい。
【００９０】図１３には、上記図１０に対応した読み出
し系回路の更に他の一実施例の回路図が示されている。
同図には、リードアンプと、かかるリードアンプにバイ
アス電圧を供給する第１のバイアス回路、及びリードア
ンプの増幅された読み出し電流を増幅する後段増幅回路
と、上記ＭＲヘッドにバイアス電圧を供給する第２のバ
イアス回路とが合わせて描かれている。
し系回路の更に他の一実施例の回路図が示されている。
同図には、リードアンプと、かかるリードアンプにバイ
アス電圧を供給する第１のバイアス回路、及びリードア
ンプの増幅された読み出し電流を増幅する後段増幅回路
と、上記ＭＲヘッドにバイアス電圧を供給する第２のバ
イアス回路とが合わせて描かれている。
【００９１】この実施例は、基本的には図１２の実施例
と同じであるが、増幅素子としてバイポーラ型のＰＮＰ
トランジスタＱＰ１とＮＰＮトランジスタＱＮ１が用い
られる。上記ＮＰＮトランジスタＱＮ１のコピー回路を
構成するトランジスタも、それに対応してバイポーラ型
のＮＰＮトランジスタＱＮ２が用いられる。この実施例
では、上記のように増幅素子ＱＰ１とＱＮ１及びそのコ
ピー回路であるＱＮ２のみをバイポーラ型トランジスタ
とし、他をＭＯＳＦＥＴで構成してしたが、全ての素子
をバイポーラ型トランジスタで構成するものであっても
よいことはいうまでない。
と同じであるが、増幅素子としてバイポーラ型のＰＮＰ
トランジスタＱＰ１とＮＰＮトランジスタＱＮ１が用い
られる。上記ＮＰＮトランジスタＱＮ１のコピー回路を
構成するトランジスタも、それに対応してバイポーラ型
のＮＰＮトランジスタＱＮ２が用いられる。この実施例
では、上記のように増幅素子ＱＰ１とＱＮ１及びそのコ
ピー回路であるＱＮ２のみをバイポーラ型トランジスタ
とし、他をＭＯＳＦＥＴで構成してしたが、全ての素子
をバイポーラ型トランジスタで構成するものであっても
よいことはいうまでない。
【００９２】図１４には、この発明に係る磁気ディスク
メモリ装置に用いられるリード／ライト集積回路の一実
施例のブロック図が示されている。この発明に係るリー
ド／ライト集積回路は、複数ヘッド回路から構成され
る。すなわち、＃０のＭＲヘッドＭＲＨに対応されたリ
ードアンプ１の他に、例えば＃１ないし＃７に対応され
た７個のＭＲヘッドＭＲＨにそれぞれ対応されたリード
アンプ１が設けられ、全体で合計８個の回路が搭載され
る。上記ＭＲヘッドＭＲＨと対とされて書き込み用磁気
ヘッドＩＮＤも合計８個設けられる。これらの磁気ヘッ
ドＩＮＤには、ライトドライバが対として設けられる。
これらのリード／ライト用回路が＃０〜＃７のように８
組設けられる。
メモリ装置に用いられるリード／ライト集積回路の一実
施例のブロック図が示されている。この発明に係るリー
ド／ライト集積回路は、複数ヘッド回路から構成され
る。すなわち、＃０のＭＲヘッドＭＲＨに対応されたリ
ードアンプ１の他に、例えば＃１ないし＃７に対応され
た７個のＭＲヘッドＭＲＨにそれぞれ対応されたリード
アンプ１が設けられ、全体で合計８個の回路が搭載され
る。上記ＭＲヘッドＭＲＨと対とされて書き込み用磁気
ヘッドＩＮＤも合計８個設けられる。これらの磁気ヘッ
ドＩＮＤには、ライトドライバが対として設けられる。
これらのリード／ライト用回路が＃０〜＃７のように８
組設けられる。
【００９３】上記８個のリードアンプ１に対して、１つ
のポストアンプ出力回路として前記ＣＭＡ回路及び増幅
出力回路からなるリード後段アンプ３が共通に設けられ
る。同様に、上記８個のライトドライバ２に対して１つ
のライトデータ入力バッファ４とレベル変換回路５が設
けられる。そして、制御回路６とエラー検出回路７が設
けられる。
のポストアンプ出力回路として前記ＣＭＡ回路及び増幅
出力回路からなるリード後段アンプ３が共通に設けられ
る。同様に、上記８個のライトドライバ２に対して１つ
のライトデータ入力バッファ４とレベル変換回路５が設
けられる。そして、制御回路６とエラー検出回路７が設
けられる。
【００９４】上記制御回路６は、信号ＳＬＥＥＰがアク
ティブにされると、前記のようなリードアンプのバイア
ス電流を含めて各回路の動作に必要なバイアス電流を遮
断して低消費電力モードにさせる。信号ＣＳはチャプセ
レクト信号であり、信号ＷＳはリード／ライトを指示す
るモード設定信号であり、ＨＳはヘッド選択信号であ
る。ヘッド選択信号ＨＳは、特に制限されないが、３ビ
ットの信号から構成されて、上記８組のヘッドのうちの
１組のヘッドの選択を指示する。
ティブにされると、前記のようなリードアンプのバイア
ス電流を含めて各回路の動作に必要なバイアス電流を遮
断して低消費電力モードにさせる。信号ＣＳはチャプセ
レクト信号であり、信号ＷＳはリード／ライトを指示す
るモード設定信号であり、ＨＳはヘッド選択信号であ
る。ヘッド選択信号ＨＳは、特に制限されないが、３ビ
ットの信号から構成されて、上記８組のヘッドのうちの
１組のヘッドの選択を指示する。
【００９５】上記８個のリードアンプ１の出力部には出
力選択機能が設けられ、上記８のライトドライバ２の入
力部には入力選択機能が設けられ、上記ヘッド選択信号
ＨＳにより１組のリードアンプの出力選択機能とライト
ドライバの入力選択機能が動作して、これらの回路に共
通に設けられたリード後段アンプ３、レベル変換回路５
とにそれぞれ接続される。エラー検出回路７は、上記書
き込み用の磁気ヘッドの異常断線等を検出する。
力選択機能が設けられ、上記８のライトドライバ２の入
力部には入力選択機能が設けられ、上記ヘッド選択信号
ＨＳにより１組のリードアンプの出力選択機能とライト
ドライバの入力選択機能が動作して、これらの回路に共
通に設けられたリード後段アンプ３、レベル変換回路５
とにそれぞれ接続される。エラー検出回路７は、上記書
き込み用の磁気ヘッドの異常断線等を検出する。
【００９６】図１５には、上記複数のリードアンプと共
通に設けられるリード後段アンプとの関係を説明するた
めの一実施例の回路図が示されている。同図のリードア
ンプは、代表として変形差動形態の増幅ＭＯＳＦＥＴと
それを選択するＮチャンネル型のスイッチＭＯＳＦＥＴ
ＳＷ０〜ＳＷ７が代表として例示的に示され、同図では
前記実施例に従って＃０〜＃７に対応した８個のリード
アンプが設けられている。回路＃０〜＃７に対応した上
記スイッチＭＯＳＦＥＴのゲートには、前記の制御回路
で形成された選択信号ＨＳ０〜ＨＳ７がそれぞれ供給さ
れ、選択された１つのがオン状態にされる。
通に設けられるリード後段アンプとの関係を説明するた
めの一実施例の回路図が示されている。同図のリードア
ンプは、代表として変形差動形態の増幅ＭＯＳＦＥＴと
それを選択するＮチャンネル型のスイッチＭＯＳＦＥＴ
ＳＷ０〜ＳＷ７が代表として例示的に示され、同図では
前記実施例に従って＃０〜＃７に対応した８個のリード
アンプが設けられている。回路＃０〜＃７に対応した上
記スイッチＭＯＳＦＥＴのゲートには、前記の制御回路
で形成された選択信号ＨＳ０〜ＨＳ７がそれぞれ供給さ
れ、選択された１つのがオン状態にされる。
【００９７】上記スイッチＭＯＳＦＥＴを介して負荷回
路が共通に設けられる。上記選択された１組の変形差動
増幅ＭＯＳＦＥＴと上記負荷回路で形成された読み出し
電流信号Δｉは、リード後段アンプを構成するＣＭＡ回
路と増幅出力回路Ａｍｐを通して出力される。
路が共通に設けられる。上記選択された１組の変形差動
増幅ＭＯＳＦＥＴと上記負荷回路で形成された読み出し
電流信号Δｉは、リード後段アンプを構成するＣＭＡ回
路と増幅出力回路Ａｍｐを通して出力される。
【００９８】上記オフセット補償用のフィードバックア
ンプＦＢ２は、上記ＣＭＡ回路の直流出力電圧が零にな
るようなフィードバック信号を形成し、上記変形差動の
バイアス電圧が印加されるＮチャンネル型の増幅ＭＯＳ
ＦＥＴのゲートに伝えられる。 実際には、前記のよう
なミラー回路にされたバイアス電圧発生回路が各回路＃
０〜＃７にそれぞれ設けられており、これらのバイアス
電圧回路に対して上記フィードバックアンプＦＢ２の出
力電流が供給されて、上記８個のリードアンプにおいて
同時にオフセット補償動作が行われる。
ンプＦＢ２は、上記ＣＭＡ回路の直流出力電圧が零にな
るようなフィードバック信号を形成し、上記変形差動の
バイアス電圧が印加されるＮチャンネル型の増幅ＭＯＳ
ＦＥＴのゲートに伝えられる。 実際には、前記のよう
なミラー回路にされたバイアス電圧発生回路が各回路＃
０〜＃７にそれぞれ設けられており、これらのバイアス
電圧回路に対して上記フィードバックアンプＦＢ２の出
力電流が供給されて、上記８個のリードアンプにおいて
同時にオフセット補償動作が行われる。
【００９９】上記スイッチＭＯＳＦＥＴにより１つの増
幅ＭＯＳＦＥＴの出力信号が上記ＣＭＡ回路に伝えられ
るから、そのときに選択されたリードアンプに対応した
オフセット補償動作が行われることになる。ただし、半
導体集積回路装置に形成される８個のリードアンプにお
ける相対的なオフセットの差は小さいから、スイッチを
切り換えたときに発生するオフセット電圧は小さく、上
記フィードバックアンプＦＢ２によってスイッチ切り換
えに対して応答性のよいオフセット電圧の補償が実施さ
れる。
幅ＭＯＳＦＥＴの出力信号が上記ＣＭＡ回路に伝えられ
るから、そのときに選択されたリードアンプに対応した
オフセット補償動作が行われることになる。ただし、半
導体集積回路装置に形成される８個のリードアンプにお
ける相対的なオフセットの差は小さいから、スイッチを
切り換えたときに発生するオフセット電圧は小さく、上
記フィードバックアンプＦＢ２によってスイッチ切り換
えに対して応答性のよいオフセット電圧の補償が実施さ
れる。
【０１００】図１６には、この発明に係るハードディス
ク装置の一実施例の模試的なブロック図が示されてい
る。この発明に係るハードディス装置は、記憶媒体とし
ての複数のディスク円板と、それらのディスク円板を駆
動するモータと、上記ディスク円板に記憶された磁気記
憶情報をそれぞれ読み出す複数からなるＭＲヘッドと、
かかるＭＲヘッドに対応して設けられる複数のリードア
ンプ、後段アンプを備えたリードアンプＬＳＩと、上記
リードアンプＬＳＩからの出力信号を受けてパーソナル
コンピュータ等の上位装置に対応したデジタル信号とす
るまでの信号処理を行う信号処理ＬＳＩと、上位装置と
のインターフェイスとから構成される。なお、実際に
は、記憶容量を大きくするために、ディスク円板は、そ
の表面と裏面に磁気記録面が形成されるので、ＭＲヘッ
ドもディスク円板の両面に対応するよう設けられる。
ク装置の一実施例の模試的なブロック図が示されてい
る。この発明に係るハードディス装置は、記憶媒体とし
ての複数のディスク円板と、それらのディスク円板を駆
動するモータと、上記ディスク円板に記憶された磁気記
憶情報をそれぞれ読み出す複数からなるＭＲヘッドと、
かかるＭＲヘッドに対応して設けられる複数のリードア
ンプ、後段アンプを備えたリードアンプＬＳＩと、上記
リードアンプＬＳＩからの出力信号を受けてパーソナル
コンピュータ等の上位装置に対応したデジタル信号とす
るまでの信号処理を行う信号処理ＬＳＩと、上位装置と
のインターフェイスとから構成される。なお、実際に
は、記憶容量を大きくするために、ディスク円板は、そ
の表面と裏面に磁気記録面が形成されるので、ＭＲヘッ
ドもディスク円板の両面に対応するよう設けられる。
【０１０１】上記ディスク円板は、その中心部がモータ
により回転させられる共通の回転軸に取付けられ、かか
る回転軸に接地電位が与えられることにより、上記複数
のディスク円板の記憶面の電位が接地電位にされる。同
図では、リードアンプＬＳＩには書き込み系の各回路が
省略されており、それに対応して書き込み用の磁気ヘッ
ドも省略されている。
により回転させられる共通の回転軸に取付けられ、かか
る回転軸に接地電位が与えられることにより、上記複数
のディスク円板の記憶面の電位が接地電位にされる。同
図では、リードアンプＬＳＩには書き込み系の各回路が
省略されており、それに対応して書き込み用の磁気ヘッ
ドも省略されている。
【０１０２】前記のように１つのリードアンプＬＳＩに
８個のリードアンプを設けた構成では、記録面に対して
１つのヘッドを設けるシテスムにおいて、最大４枚のデ
ィクス円板を持つものに適用が可能である。これよりも
多い枚数のディスク円板を持つものでは、後述するよう
に複数のリードアンプＬＳＩが設けられ、信号処理ＬＳ
Ｉに対して並列に接続され、前記チップ選択信号ＣＳに
より選択されたものが上記信号処理ＬＳＩと実質的に接
続される。
８個のリードアンプを設けた構成では、記録面に対して
１つのヘッドを設けるシテスムにおいて、最大４枚のデ
ィクス円板を持つものに適用が可能である。これよりも
多い枚数のディスク円板を持つものでは、後述するよう
に複数のリードアンプＬＳＩが設けられ、信号処理ＬＳ
Ｉに対して並列に接続され、前記チップ選択信号ＣＳに
より選択されたものが上記信号処理ＬＳＩと実質的に接
続される。
【０１０３】ハードディスク装置の大記憶容量化のため
に上記リードアンプＬＳＩが複数個搭載された場合、そ
れぞれに対応したポストアンプ出力としての後段アンプ
は、他のリードアンプＬＳＩの後段アンプの出力端子と
共通に接続される。上記チップ選択信号により選択され
た１つのリードアンプＬＳＩの出力信号のみが前記キャ
パシタを通してＡＧＣアンプに伝えられるようにするた
めに、上記後段アンプは、出力ハイインピーダンスを含
む３状態出力機能を持つようにされる。言い換えるなら
ば、非選択状態に置かれるリードアンプＬＳＩの後段ア
ンプ出力がハイインピーダンス状態にされて、上記選択
されたリードアンプＬＳＩの後段アンプの出力信号のみ
が有効とされる。
に上記リードアンプＬＳＩが複数個搭載された場合、そ
れぞれに対応したポストアンプ出力としての後段アンプ
は、他のリードアンプＬＳＩの後段アンプの出力端子と
共通に接続される。上記チップ選択信号により選択され
た１つのリードアンプＬＳＩの出力信号のみが前記キャ
パシタを通してＡＧＣアンプに伝えられるようにするた
めに、上記後段アンプは、出力ハイインピーダンスを含
む３状態出力機能を持つようにされる。言い換えるなら
ば、非選択状態に置かれるリードアンプＬＳＩの後段ア
ンプ出力がハイインピーダンス状態にされて、上記選択
されたリードアンプＬＳＩの後段アンプの出力信号のみ
が有効とされる。
【０１０４】上位装置から信号処理ＬＳＩに含まれるラ
イト系回路を介して上記リードアンプＬＳＩに含まれる
ライトデータ入力バッファに書き込みデータが供給され
る。書き込みデータはデータ入力用の分周回路に入力さ
れる。この分周回路の出力信号が、複数からなるライト
ドライバの入力に共通に伝えられ、選択信号により選択
されたものに対応したライトドライバが動作状態となっ
て磁気ヘッドを駆動して書き込み動作を行うものであ
る。
イト系回路を介して上記リードアンプＬＳＩに含まれる
ライトデータ入力バッファに書き込みデータが供給され
る。書き込みデータはデータ入力用の分周回路に入力さ
れる。この分周回路の出力信号が、複数からなるライト
ドライバの入力に共通に伝えられ、選択信号により選択
されたものに対応したライトドライバが動作状態となっ
て磁気ヘッドを駆動して書き込み動作を行うものであ
る。
【０１０５】図１７には、ディスク円板回転駆動系機構
の一実施例の概略断面図が示されている。スピンドルモ
ータのシャフトは、導体性を持つ金属により構成され、
かかるシャフトに接地電位を与えるためにのブラシ状の
導電体が設けられる。この導電体は、シャフトの表面と
接触することにより回路の接地電位を供給する。シャフ
トには、上記のような複数のディスク円板が取付けら
れ、その表面と裏面に形成された磁性体に接地電位を与
えるものである。このような接地電位の供給によって、
ディスク円板に溜まる電荷を引き抜くことができ、前記
のようなＭＲヘッドの一端を接地電位にすることにより
両者の間での放電を防ぐことができる。
の一実施例の概略断面図が示されている。スピンドルモ
ータのシャフトは、導体性を持つ金属により構成され、
かかるシャフトに接地電位を与えるためにのブラシ状の
導電体が設けられる。この導電体は、シャフトの表面と
接触することにより回路の接地電位を供給する。シャフ
トには、上記のような複数のディスク円板が取付けら
れ、その表面と裏面に形成された磁性体に接地電位を与
えるものである。このような接地電位の供給によって、
ディスク円板に溜まる電荷を引き抜くことができ、前記
のようなＭＲヘッドの一端を接地電位にすることにより
両者の間での放電を防ぐことができる。
【０１０６】図１８には、ＭＲ・インダクティブ複合ヘ
ッドの一実施例の一部断面外観図が示されている。同図
（Ａ）は、上記２つの素子の全体図が示され、（Ｂ）に
はそのうちのＭＲ素子の拡大図が示されている。同図
（Ａ）において、インダクティブ素子は書き込み用とし
て用いられ、上部磁性膜と、下部磁性膜兼上部シールド
膜と、上記２つの磁性膜の間に挟まれるように構成され
た導体から構成される。
ッドの一実施例の一部断面外観図が示されている。同図
（Ａ）は、上記２つの素子の全体図が示され、（Ｂ）に
はそのうちのＭＲ素子の拡大図が示されている。同図
（Ａ）において、インダクティブ素子は書き込み用とし
て用いられ、上部磁性膜と、下部磁性膜兼上部シールド
膜と、上記２つの磁性膜の間に挟まれるように構成され
た導体から構成される。
【０１０７】ＭＲ素子は、半導体素子と同じく微細加工
技術によりウェハ上で作られており、下部シールド膜上
に２つの電極に挟まれてＭＲ膜が形成されるものであ
る。上記拡大図（Ｂ）に示すように、このＭＲ膜と電極
との間には、磁区制御膜が設けられている。同図におい
ては省略されているが、ＭＲ膜の下層にはシャント膜や
ＳＡＬ（Soft Adjacent Layer)膜が設けられる。
技術によりウェハ上で作られており、下部シールド膜上
に２つの電極に挟まれてＭＲ膜が形成されるものであ
る。上記拡大図（Ｂ）に示すように、このＭＲ膜と電極
との間には、磁区制御膜が設けられている。同図におい
ては省略されているが、ＭＲ膜の下層にはシャント膜や
ＳＡＬ（Soft Adjacent Layer)膜が設けられる。
【０１０８】上記複合ヘッドは、ディスク円板の高速回
転により発生する高速気流によってディスク円板と微小
な距離（例えば数ｎｍ〜数十ｎｍ）をもって浮いてい
る。このようなほとんど接触しているとみなされるよう
な距離で、ディスク円板は高速回転しており、ＭＲヘッ
ドもトラックアドレスに対応して位置を変えるために動
く。このため、ディスク円板とＭＲヘッドは、上記のよ
うに微小な距離を常に保っているのではなく、動作中に
おいて実際には何回も接触している。このようなディス
ク円板の表面とヘッドとの接触時において、ＭＲヘッド
の電位とディスク円板の電位を異なるようにすると、か
かる接触時に短絡電流が流れてＭＲヘッドを破壊してし
まうことや、破壊にまで至らなくてもＭＲヘッドの特性
劣化あるいは読み出し時の放電電流がノイズとして読み
出されてしまうという不都合が生じる。
転により発生する高速気流によってディスク円板と微小
な距離（例えば数ｎｍ〜数十ｎｍ）をもって浮いてい
る。このようなほとんど接触しているとみなされるよう
な距離で、ディスク円板は高速回転しており、ＭＲヘッ
ドもトラックアドレスに対応して位置を変えるために動
く。このため、ディスク円板とＭＲヘッドは、上記のよ
うに微小な距離を常に保っているのではなく、動作中に
おいて実際には何回も接触している。このようなディス
ク円板の表面とヘッドとの接触時において、ＭＲヘッド
の電位とディスク円板の電位を異なるようにすると、か
かる接触時に短絡電流が流れてＭＲヘッドを破壊してし
まうことや、破壊にまで至らなくてもＭＲヘッドの特性
劣化あるいは読み出し時の放電電流がノイズとして読み
出されてしまうという不都合が生じる。
【０１０９】この実施例では、ディスク円板とＭＲヘッ
ドが異電位であることによって起こる放電等を防ぐため
に、両者を同じく接地電位に設定するものである。理論
的には、上記両者の電位が同じくされていれば上記のよ
うな放電は生じない。つまり、理論的にはディスク円板
に中間電圧を供給するようにしてもよいが、電源立ち上
がり時に単時間に安定したバイアス電圧を与えたり、あ
るいは高速回転による磁気面に溜まった電荷を速やかに
引き抜くためには、そのためのバイアス電圧を低インピ
ーダンスの電源で形成する必要がある。このような低イ
ンピーダンスの電源を構成するために電源装置が複雑に
なってしまうために実際的ではない。
ドが異電位であることによって起こる放電等を防ぐため
に、両者を同じく接地電位に設定するものである。理論
的には、上記両者の電位が同じくされていれば上記のよ
うな放電は生じない。つまり、理論的にはディスク円板
に中間電圧を供給するようにしてもよいが、電源立ち上
がり時に単時間に安定したバイアス電圧を与えたり、あ
るいは高速回転による磁気面に溜まった電荷を速やかに
引き抜くためには、そのためのバイアス電圧を低インピ
ーダンスの電源で形成する必要がある。このような低イ
ンピーダンスの電源を構成するために電源装置が複雑に
なってしまうために実際的ではない。
【０１１０】そこで、磁気ディクスメモリ装置の持つ電
源の中で一番安定していて簡単な回路の接地電位を利用
することにより、電源装置の負担を軽くすることができ
る。そして、このような回路の接地電位を用いつつ、高
感度でのリードアンプを構成するために、前記のような
変形差動回路を利用することにより、１電源で動作しつ
つ回路の接地電位に近い低電圧で小振幅の読み出し信号
を高感度でセンスすることができるものである。
源の中で一番安定していて簡単な回路の接地電位を利用
することにより、電源装置の負担を軽くすることができ
る。そして、このような回路の接地電位を用いつつ、高
感度でのリードアンプを構成するために、前記のような
変形差動回路を利用することにより、１電源で動作しつ
つ回路の接地電位に近い低電圧で小振幅の読み出し信号
を高感度でセンスすることができるものである。
【０１１１】図１９図には、この発明に係るハードディ
スク装置の一実施例の概略構成図が示されている。この
実施例では複数のディスク円板はシャフトによって一定
の間隔をもって同心状に連結される。この実施例では、
互いに向き合う２つのディスク面に１つのアームが伸び
て、サスペンションアームによって分岐して上記両面に
上記複合ヘッドがそれぞれ接触するように実装される。
上記第１８図に示したような複合ヘッドは、ディスク円
板が停止状態ではディスク面に接触しているが、ディス
クが高速回転状態ではそれによって発生する空気流よっ
て微小な間隙をもって浮上している。リード／ライト動
作は上記ヘッドがディスク面を浮上した状態で行われ
る。
スク装置の一実施例の概略構成図が示されている。この
実施例では複数のディスク円板はシャフトによって一定
の間隔をもって同心状に連結される。この実施例では、
互いに向き合う２つのディスク面に１つのアームが伸び
て、サスペンションアームによって分岐して上記両面に
上記複合ヘッドがそれぞれ接触するように実装される。
上記第１８図に示したような複合ヘッドは、ディスク円
板が停止状態ではディスク面に接触しているが、ディス
クが高速回転状態ではそれによって発生する空気流よっ
て微小な間隙をもって浮上している。リード／ライト動
作は上記ヘッドがディスク面を浮上した状態で行われ
る。
【０１１２】この実施例では、上記アーム先端側、つま
りサスペンションアームとの取り付け部に上記リードラ
イトチップが搭載される。これにより、リードライトチ
ップとヘッドとの間、言い換えるならば、ＭＲヘッドと
リード初段アンプ、磁気ヘッドとライトドライバとの間
の信号配線を上記サスペンションアームの長さに対応し
て短くすることができ、これに応じて信号配線での寄生
抵抗、寄生インダクタンス成分等のような信号を減衰さ
せる要因を最小に設定して上記高感度及び高帯域動作を
実現するものである。
りサスペンションアームとの取り付け部に上記リードラ
イトチップが搭載される。これにより、リードライトチ
ップとヘッドとの間、言い換えるならば、ＭＲヘッドと
リード初段アンプ、磁気ヘッドとライトドライバとの間
の信号配線を上記サスペンションアームの長さに対応し
て短くすることができ、これに応じて信号配線での寄生
抵抗、寄生インダクタンス成分等のような信号を減衰さ
せる要因を最小に設定して上記高感度及び高帯域動作を
実現するものである。
【０１１３】前記複数のヘッドの中から１つを選択する
等の動作を行うコントロールチップや信号処理ＬＳＩ
は、アームの他端側に取り付けるようにする。このコン
トロールチップとリードライトチップとの間は、上記ア
ームの長さに対応して比較的長くされるが、上記リード
ライトチップが介在しているため、その信号成分が大き
いからそこでの信号ロスを無視することができる。
等の動作を行うコントロールチップや信号処理ＬＳＩ
は、アームの他端側に取り付けるようにする。このコン
トロールチップとリードライトチップとの間は、上記ア
ームの長さに対応して比較的長くされるが、上記リード
ライトチップが介在しているため、その信号成分が大き
いからそこでの信号ロスを無視することができる。
【０１１４】図２０には、この発明に係るハードディス
ク装置の一実施例の要部概略構造図が示されている。少
なくとも前記のような微小信号増幅回路とライトドライ
バを含むリードライトチップは、前記のようなサスペン
ションアームの根元に取り付けられる。このサスペンシ
ョンアームの先端には上記ＭＲヘッドと磁気ヘッドから
なる複合ヘッドが取り付けられている。上記ＭＲヘッド
からの読み出し信号は、上記微小信号増幅回路により増
幅され、磁気ヘッドは上記ライトドライバにより駆動さ
れる。
ク装置の一実施例の要部概略構造図が示されている。少
なくとも前記のような微小信号増幅回路とライトドライ
バを含むリードライトチップは、前記のようなサスペン
ションアームの根元に取り付けられる。このサスペンシ
ョンアームの先端には上記ＭＲヘッドと磁気ヘッドから
なる複合ヘッドが取り付けられている。上記ＭＲヘッド
からの読み出し信号は、上記微小信号増幅回路により増
幅され、磁気ヘッドは上記ライトドライバにより駆動さ
れる。
【０１１５】複数のディスク円板に対応して上記複数の
アーム及びサスペンションアームが重ね合わせた状態で
連結されており、前記コントロールチップは、複数から
なるアームで形作られる側面を利用してそこに実装され
る。このようなリードライトチップ及びコントロールチ
ップの実装形態を採用することにより、上記のように信
号伝達経路でのロスを最小にして、高感度で広帯域のリ
ード動作及びハードディスク装置の小型化を実現するこ
とができるものとなる。
アーム及びサスペンションアームが重ね合わせた状態で
連結されており、前記コントロールチップは、複数から
なるアームで形作られる側面を利用してそこに実装され
る。このようなリードライトチップ及びコントロールチ
ップの実装形態を採用することにより、上記のように信
号伝達経路でのロスを最小にして、高感度で広帯域のリ
ード動作及びハードディスク装置の小型化を実現するこ
とができるものとなる。
【０１１６】図２１には、ＭＲ素子のバイアス方式を説
明するための構成図が示されている。同図のバイアス方
式は、素子にバイアス電流Ｉを流して、そこで発生する
電圧降下（Ｉ・Ｒ）を読み出し電圧として得るものであ
る。この構成は、前記第８図の実施例に対応している。
明するための構成図が示されている。同図のバイアス方
式は、素子にバイアス電流Ｉを流して、そこで発生する
電圧降下（Ｉ・Ｒ）を読み出し電圧として得るものであ
る。この構成は、前記第８図の実施例に対応している。
【０１１７】前記のようにディスク円板とＭＲヘッドは
動作中において実際には何回も接触しており、ＭＲ膜の
高さｈが磨耗によって（Ａ）から（Ｂ）のように減少す
ることが考えられる。あるいは、製造バラツキによっ
て、上記高さｈそのものにもバラツキが生じる。上記の
ような磨耗又は製造バラツキによって高さｈが小さいも
のでは、同じバイアス電流Ｉのもとでの電流密度が異な
ることとなる。つまり、高さｈが小さくなるに伴いＭＲ
ヘッドに流れる電流密度が増加する。
動作中において実際には何回も接触しており、ＭＲ膜の
高さｈが磨耗によって（Ａ）から（Ｂ）のように減少す
ることが考えられる。あるいは、製造バラツキによっ
て、上記高さｈそのものにもバラツキが生じる。上記の
ような磨耗又は製造バラツキによって高さｈが小さいも
のでは、同じバイアス電流Ｉのもとでの電流密度が異な
ることとなる。つまり、高さｈが小さくなるに伴いＭＲ
ヘッドに流れる電流密度が増加する。
【０１１８】ＭＲヘッドは、前記のように半導体素子と
同じ微細加工技術によりウェハ上で作られており、その
寿命と信頼性のために電流のマイグレーション等は半導
体素子と同じか、それ以上に厳しく考慮しなければなら
ない。このため、上記のような電流バイアス方式では上
記のような電流のマイグレーションに対して十分な配慮
を行う必要がある。あるいは、上記のような電流バイア
ス方式では、上記のような磨耗に対して強い素子に向い
ているということができる。
同じ微細加工技術によりウェハ上で作られており、その
寿命と信頼性のために電流のマイグレーション等は半導
体素子と同じか、それ以上に厳しく考慮しなければなら
ない。このため、上記のような電流バイアス方式では上
記のような電流のマイグレーションに対して十分な配慮
を行う必要がある。あるいは、上記のような電流バイア
ス方式では、上記のような磨耗に対して強い素子に向い
ているということができる。
【０１１９】図２２には、ＭＲ素子の他のバイアス方式
を説明するための構成図が示されている。同図のバイア
ス方式は、素子にバイアス電圧Ｖを印加してそこで発生
する電流（Ｖ／Ｒ）を読み出し信号として得るものであ
る。この構成では、ＭＲ膜の高さｈが磨耗によって
（Ａ）から（Ｂ）のように減少することが考えられる。
あるいは、製造バラツキによって、上記高さｈそのもの
にもバラツキが生じる。上記のような磨耗又は製造バラ
ツキによって高さｈに関係なく、ほぼ同じ電流が流れ
る。これにより、その寿命と信頼性のために電流のマイ
グレーションに対しては格別な配慮を不要とするもので
ある。
を説明するための構成図が示されている。同図のバイア
ス方式は、素子にバイアス電圧Ｖを印加してそこで発生
する電流（Ｖ／Ｒ）を読み出し信号として得るものであ
る。この構成では、ＭＲ膜の高さｈが磨耗によって
（Ａ）から（Ｂ）のように減少することが考えられる。
あるいは、製造バラツキによって、上記高さｈそのもの
にもバラツキが生じる。上記のような磨耗又は製造バラ
ツキによって高さｈに関係なく、ほぼ同じ電流が流れ
る。これにより、その寿命と信頼性のために電流のマイ
グレーションに対しては格別な配慮を不要とするもので
ある。
【０１２０】しかしながら、単純に電流（Ｖ／Ｒ）を読
み出し信号として得る場合には、ＭＲヘッドとリードア
ンプ（リード／ライトＩＣの内部）を接続するボンディ
ングワイヤーの持つインダクタンス成分が直列に接続さ
れる形態となる。このため、上記のようにＭＲヘッドに
流れる電流をそのままセンスするものとすると、高周波
領域での信号読み出しが制限ないし不能に陥り、高記憶
密度の読み出しに向かない。
み出し信号として得る場合には、ＭＲヘッドとリードア
ンプ（リード／ライトＩＣの内部）を接続するボンディ
ングワイヤーの持つインダクタンス成分が直列に接続さ
れる形態となる。このため、上記のようにＭＲヘッドに
流れる電流をそのままセンスするものとすると、高周波
領域での信号読み出しが制限ないし不能に陥り、高記憶
密度の読み出しに向かない。
【０１２１】そこで、前記第１図の実施例のように、Ｍ
Ｒヘッドに対しては上記直流成分のみをフィードバック
されてバイアス電圧を与え、ＭＲヘッドに発生する磁気
抵抗変化による電圧信号をリードアンプで増幅させると
いう構成を採ることにより、上記リード／ラトトＩＣの
ワイヤーのインダクタンス成分による高周波領域での信
号劣化がなく、広帯域の読み出し動作を行わせるように
することができるものである。図２、図５、図６及び図
７、図１０ないし図１３に示した各実施例においても、
上記電圧バイアス方式で電圧読み出しを行うものであ
る。
Ｒヘッドに対しては上記直流成分のみをフィードバック
されてバイアス電圧を与え、ＭＲヘッドに発生する磁気
抵抗変化による電圧信号をリードアンプで増幅させると
いう構成を採ることにより、上記リード／ラトトＩＣの
ワイヤーのインダクタンス成分による高周波領域での信
号劣化がなく、広帯域の読み出し動作を行わせるように
することができるものである。図２、図５、図６及び図
７、図１０ないし図１３に示した各実施例においても、
上記電圧バイアス方式で電圧読み出しを行うものであ
る。
【０１２２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 制御端子、入力側端子及び出力側端子を備えて
なる第１導電型の第１トランジスタと第２導電型の第２
トランジスタの上記入力側端子を共通接続し、上記制御
端子間に印加された電圧差に対応した電流を流すように
してなる変形差動回路を用い、入力信号源手段で形成さ
れた微小電圧信号を上記第１トランジスタの制御端子に
印加し、上記第２トランジスタの制御端子にバイアス電
圧を印加し、上記第２トランジスタの出力側端子から上
記入力信号源手段で形成された微小電圧信号に対応した
増幅信号を得るようにすることにより、上記第１及び第
２のトランジスタに必要なバイアス電流を流すようにし
つつ、入力信号源の微小電圧信号を直接的に増幅するこ
とができるという効果がえられる。
記の通りである。 （１） 制御端子、入力側端子及び出力側端子を備えて
なる第１導電型の第１トランジスタと第２導電型の第２
トランジスタの上記入力側端子を共通接続し、上記制御
端子間に印加された電圧差に対応した電流を流すように
してなる変形差動回路を用い、入力信号源手段で形成さ
れた微小電圧信号を上記第１トランジスタの制御端子に
印加し、上記第２トランジスタの制御端子にバイアス電
圧を印加し、上記第２トランジスタの出力側端子から上
記入力信号源手段で形成された微小電圧信号に対応した
増幅信号を得るようにすることにより、上記第１及び第
２のトランジスタに必要なバイアス電流を流すようにし
つつ、入力信号源の微小電圧信号を直接的に増幅するこ
とができるという効果がえられる。
【０１２３】（２） 上記第１トランジスタ及び第２ト
ランジスタとしてバイポーラ型トランジスタを用い、上
記制御端子はベース端子とし、入力側端子はエミッタ端
子とし、出力側端子はコレクタ端子とし、上記バイポー
ラ型トランジスタのベース，エミッタ間電圧以下の微小
電圧信号を直接的に増幅することによりＳ／Ｎ比の良好
な増幅信号を得ることができるいう効果がえられる。
ランジスタとしてバイポーラ型トランジスタを用い、上
記制御端子はベース端子とし、入力側端子はエミッタ端
子とし、出力側端子はコレクタ端子とし、上記バイポー
ラ型トランジスタのベース，エミッタ間電圧以下の微小
電圧信号を直接的に増幅することによりＳ／Ｎ比の良好
な増幅信号を得ることができるいう効果がえられる。
【０１２４】（３） 上記第１トランジスタ及び第２ト
ランジスタとしてＭＯＳＦＥＴを用い、上記制御端子は
ゲート端子とし、入力側端子はソース端子とし、出力側
端子はドレイン端子とし、上記ＭＯＳＦＥＴのゲート，
ソース間のしきい値電圧以下の微小電圧信号を直接的に
増幅すること増幅することによりＳ／Ｎ比の良好な増幅
信号を得ることができるいう効果がえられる。
ランジスタとしてＭＯＳＦＥＴを用い、上記制御端子は
ゲート端子とし、入力側端子はソース端子とし、出力側
端子はドレイン端子とし、上記ＭＯＳＦＥＴのゲート，
ソース間のしきい値電圧以下の微小電圧信号を直接的に
増幅すること増幅することによりＳ／Ｎ比の良好な増幅
信号を得ることができるいう効果がえられる。
【０１２５】（４） 上記入力信号源手段は、回路の接
地電位を基準電位として直流成分を含む電圧信号を形成
するものとし、上記第１トランジスタの出力側端子を上
記回路の接地電位に接続し、上記第２のトランジスタの
出力側端子には、第１の負荷素子を設けることにより、
１電源で動作する微小信号増幅装置を得ることができる
という効果が得られる。
地電位を基準電位として直流成分を含む電圧信号を形成
するものとし、上記第１トランジスタの出力側端子を上
記回路の接地電位に接続し、上記第２のトランジスタの
出力側端子には、第１の負荷素子を設けることにより、
１電源で動作する微小信号増幅装置を得ることができる
という効果が得られる。
【０１２６】（５） 上記第１のバイアス回路として、
上記第１のトランジスタに対応した第１導電型のＭＯＳ
ＦＥＴ及び第２のトランジスタに対応した第２導電型の
ＭＯＳＦＥＴと等価な回路にされた第１導電型の第３Ｍ
ＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴと、上記
第４ＭＯＳＦＥＴの共通接続されたゲートとドレインに
設けられ、上記第２のトランジスタに対応した第２導電
型のＭＯＳＦＥＴのドレインに設けられた第１の負荷素
子と等価な回路とされた第２の負荷素子とを含み、上記
第３ＭＯＳＦＥＴのゲートに上記第１トランジスタに対
応したＭＯＳＦＥＴのゲートに与えられる直流電圧と同
じ直流電圧を印加し、上記第４ＭＯＳＦＥＴのゲート端
子に得られる電圧をバイアス電圧として、バイアス抵抗
を介して上記第２トランジスタに対応したＭＯＳＦＥＴ
のゲートに伝えることにより、半導体集積回路に形成さ
れるペア素子の特長を生かして所望のバイアス電圧を形
成することができるという効果が得られる。
上記第１のトランジスタに対応した第１導電型のＭＯＳ
ＦＥＴ及び第２のトランジスタに対応した第２導電型の
ＭＯＳＦＥＴと等価な回路にされた第１導電型の第３Ｍ
ＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴと、上記
第４ＭＯＳＦＥＴの共通接続されたゲートとドレインに
設けられ、上記第２のトランジスタに対応した第２導電
型のＭＯＳＦＥＴのドレインに設けられた第１の負荷素
子と等価な回路とされた第２の負荷素子とを含み、上記
第３ＭＯＳＦＥＴのゲートに上記第１トランジスタに対
応したＭＯＳＦＥＴのゲートに与えられる直流電圧と同
じ直流電圧を印加し、上記第４ＭＯＳＦＥＴのゲート端
子に得られる電圧をバイアス電圧として、バイアス抵抗
を介して上記第２トランジスタに対応したＭＯＳＦＥＴ
のゲートに伝えることにより、半導体集積回路に形成さ
れるペア素子の特長を生かして所望のバイアス電圧を形
成することができるという効果が得られる。
【０１２７】（６） 上記第２トランジスタに対応した
増幅ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのドレインに設け
られる第１と第２の負荷素子は、基準の定電流を受ける
カレントミラー回路からなる定電流負荷回路で構成する
ことにより、半導体集積回路に形成されるペア素子の特
長を生かしたバイアス電圧を形成することができるとい
う効果が得られる。
増幅ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのドレインに設け
られる第１と第２の負荷素子は、基準の定電流を受ける
カレントミラー回路からなる定電流負荷回路で構成する
ことにより、半導体集積回路に形成されるペア素子の特
長を生かしたバイアス電圧を形成することができるとい
う効果が得られる。
【０１２８】（７） 上記第２トランジスタに対応した
ＭＯＳＦＥＴのドレインから取り出された電流信号成分
を互いに逆相にし、かつ増幅された差動の電流信号に変
換するカレントモード増幅回路と、上記カレントモード
増幅回路の一対の出力端子間の直流電圧差を検出して、
それが零になるように上記４ＭＯＳＦＥＴを介して上記
第２トランジスタに対応したＭＯＳＦＥＴのゲートに供
給されるバイアス電圧を調整するＤＣフィードバックア
ンプを更に設けることにより、上記ペア素子のプロセス
ばらつきをも含めて補償できる良好な増幅信号を得るこ
とできるという効果が得られる。
ＭＯＳＦＥＴのドレインから取り出された電流信号成分
を互いに逆相にし、かつ増幅された差動の電流信号に変
換するカレントモード増幅回路と、上記カレントモード
増幅回路の一対の出力端子間の直流電圧差を検出して、
それが零になるように上記４ＭＯＳＦＥＴを介して上記
第２トランジスタに対応したＭＯＳＦＥＴのゲートに供
給されるバイアス電圧を調整するＤＣフィードバックア
ンプを更に設けることにより、上記ペア素子のプロセス
ばらつきをも含めて補償できる良好な増幅信号を得るこ
とできるという効果が得られる。
【０１２９】（８） 上記第１トランジスタの入力側端
子には、かかる第１トランジスタに流すべき直流電流を
設定する第１の電流源回路を設け、上記第２トランジス
タの入力端子には、かかる第２トランジスタに流すべき
直流電流を設定する第２の電流源回路を設けることによ
り、上記第１及び第２のトランジスタに必要なバイアス
電流を流すようにしつつ、入力信号源の微小電圧信号を
直接的に増幅することができるという効果がえられる。
子には、かかる第１トランジスタに流すべき直流電流を
設定する第１の電流源回路を設け、上記第２トランジス
タの入力端子には、かかる第２トランジスタに流すべき
直流電流を設定する第２の電流源回路を設けることによ
り、上記第１及び第２のトランジスタに必要なバイアス
電流を流すようにしつつ、入力信号源の微小電圧信号を
直接的に増幅することができるという効果がえられる。
【０１３０】（９） 上記第１トランジスタ及び第２ト
ランジスタは、バイポーラ型トランジスタを用い、上記
制御端子はベース端子とし、入力側端子はエミッタ端子
とし、出力側端子はコレクタ端子とし、上記バイポーラ
型トランジスタのベース，エミッタ間電圧以下の微小信
号も直接的に増幅することによりＳ／Ｎ比の良好な増幅
信号を得ることができるいう効果がえられる。
ランジスタは、バイポーラ型トランジスタを用い、上記
制御端子はベース端子とし、入力側端子はエミッタ端子
とし、出力側端子はコレクタ端子とし、上記バイポーラ
型トランジスタのベース，エミッタ間電圧以下の微小信
号も直接的に増幅することによりＳ／Ｎ比の良好な増幅
信号を得ることができるいう効果がえられる。
【０１３１】（１０） 上記第１トランジスタ及び第２
トランジスタは、ＭＯＳＦＥＴを用い、上記制御端子は
ゲート端子とし、入力側端子はソース端子とし、出力側
端子はドレイン端子とし、上記ＭＯＳＦＥＴのゲート，
ソース間のしきい値電圧以下の微小信号も直接的に増幅
することによりＳ／Ｎ比の良好な増幅信号を得ることが
できるいう効果がえられる。
トランジスタは、ＭＯＳＦＥＴを用い、上記制御端子は
ゲート端子とし、入力側端子はソース端子とし、出力側
端子はドレイン端子とし、上記ＭＯＳＦＥＴのゲート，
ソース間のしきい値電圧以下の微小信号も直接的に増幅
することによりＳ／Ｎ比の良好な増幅信号を得ることが
できるいう効果がえられる。
【０１３２】（１１） 上記入力信号源手段は、回路の
接地電位を基準電位として直流成分を含む電圧信号を形
成するものであり、上記第１トランジスタに対応したＭ
ＯＳＦＥＴのドレイン端子は上記回路の接地電位に接続
し、ソース端子は上記第１の電流源回路を構成する電流
ミラー回路の出力端子を接続し、上記第２のトランジス
タに対応したＭＯＳＦＥＴのソース端子は上記第２の電
流源回路に接続し、ドレイン端子には、かかるＭＯＳＦ
ＥＴのドレインに流れる電流に対応された第１と第２の
増幅電流を形成する第１の電流ミラー回路を設け、上記
第２のトランジスタに対応したＭＯＳＦＥＴとゲートが
共通に接続された第５のＭＯＳＦＥＴを設け、上記第５
のＭＯＳＦＥＴのソースは上記第２の電流源回路と等価
な第３の電流源回路に接続し、ドレイン端子には、かか
る第５のＭＯＳＦＥＴのドレインに流れる電流に対応さ
れ、上記第１と第２の増幅電流と同等に増幅された第３
と第４の増幅電流を形成する第２の電流ミラー回路を設
け、上記第１ないし第４の増幅電流を組み合わせて互い
に逆相の電流信号を形成する第３の電流ミラー回路が設
け増幅することにより、１電源で動作しかつ、電源電圧
に影響されないで増幅動作を行う微小信号増幅装置を得
ることができるという効果が得られる。
接地電位を基準電位として直流成分を含む電圧信号を形
成するものであり、上記第１トランジスタに対応したＭ
ＯＳＦＥＴのドレイン端子は上記回路の接地電位に接続
し、ソース端子は上記第１の電流源回路を構成する電流
ミラー回路の出力端子を接続し、上記第２のトランジス
タに対応したＭＯＳＦＥＴのソース端子は上記第２の電
流源回路に接続し、ドレイン端子には、かかるＭＯＳＦ
ＥＴのドレインに流れる電流に対応された第１と第２の
増幅電流を形成する第１の電流ミラー回路を設け、上記
第２のトランジスタに対応したＭＯＳＦＥＴとゲートが
共通に接続された第５のＭＯＳＦＥＴを設け、上記第５
のＭＯＳＦＥＴのソースは上記第２の電流源回路と等価
な第３の電流源回路に接続し、ドレイン端子には、かか
る第５のＭＯＳＦＥＴのドレインに流れる電流に対応さ
れ、上記第１と第２の増幅電流と同等に増幅された第３
と第４の増幅電流を形成する第２の電流ミラー回路を設
け、上記第１ないし第４の増幅電流を組み合わせて互い
に逆相の電流信号を形成する第３の電流ミラー回路が設
け増幅することにより、１電源で動作しかつ、電源電圧
に影響されないで増幅動作を行う微小信号増幅装置を得
ることができるという効果が得られる。
【０１３３】（１２） 上記第３の電流ミラー回路から
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流すことにより、電圧信号
に変換され、上記抵抗素子に発生する直流電圧を検出し
て、それが零になるように上記第１の電流源回路に帰還
するＤＣフィードバックアンプを更に設けることによ
り、増幅動作とペア素子のプロセスばらつきも補償した
微小信号増幅動作を行わせることができるという効果が
得られる。
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流すことにより、電圧信号
に変換され、上記抵抗素子に発生する直流電圧を検出し
て、それが零になるように上記第１の電流源回路に帰還
するＤＣフィードバックアンプを更に設けることによ
り、増幅動作とペア素子のプロセスばらつきも補償した
微小信号増幅動作を行わせることができるという効果が
得られる。
【０１３４】（１３） 上記第３の電流ミラー回路から
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流すことにより電圧信号に
変換し、上記抵抗素子に発生する直流電圧を検出して、
それが零になるように上記第２のトランジスタに対応し
たＭＯＳＦＥＴのバイアス電圧に帰還するＤＣフィード
バックアンプを更に設け、かかるＤＣフィードバックア
ンプを上記第１のバイアス回路として用いることによ
り、ペア素子のプロセスばらつきも補償した微小信号増
幅動作を行わせることができるという効果が得られる。
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流すことにより電圧信号に
変換し、上記抵抗素子に発生する直流電圧を検出して、
それが零になるように上記第２のトランジスタに対応し
たＭＯＳＦＥＴのバイアス電圧に帰還するＤＣフィード
バックアンプを更に設け、かかるＤＣフィードバックア
ンプを上記第１のバイアス回路として用いることによ
り、ペア素子のプロセスばらつきも補償した微小信号増
幅動作を行わせることができるという効果が得られる。
【０１３５】（１４） 回転動作によって発生する静電
気を放電させる第１電位が与えられた円盤状の磁気記憶
媒体と、一端に上記第１電位が与えられ、他端から読み
出し信号を出力する磁気抵抗効果素子を用いた読み出し
ヘッドと、上記読み出しヘッドで形成された読み出し信
号を増幅する微小信号増幅回路とを含む磁気ディスクメ
モリ装置において、上記微小信号増幅回路として、制御
端子、入力側端子及び出力側端子を備えてなる第１導電
型の第１トランジスタと第２導電型の第２トランジスタ
の上記入力側端子を共通接続し、上記制御端子間に印加
された電圧差に対応した電流を流すようにしてなる変形
差動回路を用い、読み出しヘッドで形成された微小電圧
信号を上記第１トランジスタの制御端子に印加し、上記
第２トランジスタの制御端子にバイアス電圧を印加し、
上記第２トランジスタの出力側端子から上記微小電圧信
号に対応した増幅信号を得るようにすることにより、回
路の簡素化を図りつつ高感度で高周波までの広帯域での
読み出し動作を実現できるという効果が得られる。
気を放電させる第１電位が与えられた円盤状の磁気記憶
媒体と、一端に上記第１電位が与えられ、他端から読み
出し信号を出力する磁気抵抗効果素子を用いた読み出し
ヘッドと、上記読み出しヘッドで形成された読み出し信
号を増幅する微小信号増幅回路とを含む磁気ディスクメ
モリ装置において、上記微小信号増幅回路として、制御
端子、入力側端子及び出力側端子を備えてなる第１導電
型の第１トランジスタと第２導電型の第２トランジスタ
の上記入力側端子を共通接続し、上記制御端子間に印加
された電圧差に対応した電流を流すようにしてなる変形
差動回路を用い、読み出しヘッドで形成された微小電圧
信号を上記第１トランジスタの制御端子に印加し、上記
第２トランジスタの制御端子にバイアス電圧を印加し、
上記第２トランジスタの出力側端子から上記微小電圧信
号に対応した増幅信号を得るようにすることにより、回
路の簡素化を図りつつ高感度で高周波までの広帯域での
読み出し動作を実現できるという効果が得られる。
【０１３６】（１５） 上記第１トランジスタ及び第２
トランジスタとして、バイポーラ型トランジスタを用
い、上記制御端子はベース端子とし、入力側端子はエミ
ッタ端子とし、出力側端子はコレクタ端子として、上記
微小電圧信号の直接的な増幅信号を得るようにすること
により、回路の簡素化を図りつつ高感度で高周波までの
広帯域での読み出し動作を実現できるという効果が得ら
れる。
トランジスタとして、バイポーラ型トランジスタを用
い、上記制御端子はベース端子とし、入力側端子はエミ
ッタ端子とし、出力側端子はコレクタ端子として、上記
微小電圧信号の直接的な増幅信号を得るようにすること
により、回路の簡素化を図りつつ高感度で高周波までの
広帯域での読み出し動作を実現できるという効果が得ら
れる。
【０１３７】（１６） 上記第１トランジスタ及び第２
トランジスタとして、ＭＯＳＦＥＴを用い、上記制御端
子はゲート端子とし、入力側端子はソース端子とし、出
力側端子はドレイン端子として、上記微小電圧信号の直
接的な増幅信号を得るようにすることにより、回路の簡
素化を図りつつ高感度で高周波までの広帯域での読み出
し動作を実現できるという効果が得られる。
トランジスタとして、ＭＯＳＦＥＴを用い、上記制御端
子はゲート端子とし、入力側端子はソース端子とし、出
力側端子はドレイン端子として、上記微小電圧信号の直
接的な増幅信号を得るようにすることにより、回路の簡
素化を図りつつ高感度で高周波までの広帯域での読み出
し動作を実現できるという効果が得られる。
【０１３８】（１７） 上記磁気抵抗効果素子の他端に
与えられるバイアス電圧を発生させる第２のバイアス回
路として、基準電圧と上記磁気抵抗効果素子の他端の電
圧を受ける電圧比較回路と、この電圧比較回路の出力信
号を受けて上記磁気抵抗効果素子の他端の電圧が上記基
準電圧と一致させるような直流電流を流す第１導電型の
ＭＯＳＦＥＴを含む回路を用い、ＭＲヘッドにバイアス
電圧を印加しつつ電圧信号を読み出すことにより、長寿
命と高信頼性及び広帯域の読み出し動作を行わせること
ができるという効果が得られる。
与えられるバイアス電圧を発生させる第２のバイアス回
路として、基準電圧と上記磁気抵抗効果素子の他端の電
圧を受ける電圧比較回路と、この電圧比較回路の出力信
号を受けて上記磁気抵抗効果素子の他端の電圧が上記基
準電圧と一致させるような直流電流を流す第１導電型の
ＭＯＳＦＥＴを含む回路を用い、ＭＲヘッドにバイアス
電圧を印加しつつ電圧信号を読み出すことにより、長寿
命と高信頼性及び広帯域の読み出し動作を行わせること
ができるという効果が得られる。
【０１３９】（１８） 上記第１のバイアス回路とし
て、上記第１導電型の増幅ＭＯＳＦＥＴ及び第２導電型
の増幅ＭＯＳＦＥＴと等価な回路にされた第１導電型の
第３ＭＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴ及
び上記第４ＭＯＳＦＥＴはゲートとドレインを共通接続
して上記第１の負荷回路と同等の第２の負荷回路を設け
てミラー回路を構成し、上記第３ＭＯＳＦＥＴのゲート
に上記基準電圧を印加し、上記第４ＭＯＳＦＥＴのゲー
ト電圧をバイアス抵抗を介して上記第２増幅ＭＯＳＦＥ
Ｔのゲートに伝えることにより上記第２導電型の増幅Ｍ
ＯＳＦＥＴのゲートに供給される安定したバイアス電圧
を形成することができるいう効果が得られる。
て、上記第１導電型の増幅ＭＯＳＦＥＴ及び第２導電型
の増幅ＭＯＳＦＥＴと等価な回路にされた第１導電型の
第３ＭＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴ及
び上記第４ＭＯＳＦＥＴはゲートとドレインを共通接続
して上記第１の負荷回路と同等の第２の負荷回路を設け
てミラー回路を構成し、上記第３ＭＯＳＦＥＴのゲート
に上記基準電圧を印加し、上記第４ＭＯＳＦＥＴのゲー
ト電圧をバイアス抵抗を介して上記第２増幅ＭＯＳＦＥ
Ｔのゲートに伝えることにより上記第２導電型の増幅Ｍ
ＯＳＦＥＴのゲートに供給される安定したバイアス電圧
を形成することができるいう効果が得られる。
【０１４０】（１９） 上記第１及び第２トランジスタ
にそれぞれ対応したＭＯＳＦＥＴと、上記第３及び第４
ＭＯＳＦＥＴは、それぞれが電気的に独立された半導体
ウェル内に形成し、上記各ＭＯＳＦＥＴのソース電位が
それに対応した半導体ウェルに与えられるバイアス電圧
とすることにより、電源電圧や回路の接地電位の変動や
ノイズ等に影響されない安定したセンス動作を行わせる
ことができるという効果が得られる。ことを特徴とする
磁気ディスクメモリ装置。
にそれぞれ対応したＭＯＳＦＥＴと、上記第３及び第４
ＭＯＳＦＥＴは、それぞれが電気的に独立された半導体
ウェル内に形成し、上記各ＭＯＳＦＥＴのソース電位が
それに対応した半導体ウェルに与えられるバイアス電圧
とすることにより、電源電圧や回路の接地電位の変動や
ノイズ等に影響されない安定したセンス動作を行わせる
ことができるという効果が得られる。ことを特徴とする
磁気ディスクメモリ装置。
【０１４１】（２０） 上記第２トランジスタに対応し
たＭＯＳＦＥＴと第４ＭＯＳＦＥＴのドレインに設けら
れる第１と第２の負荷素子は、基準の定電流を受けるカ
レントミラー回路からなる定電流負荷回路で構成するこ
とにより、半導体集積回路に形成されるペア素子の特長
を生かしたバイアス電流で安定した動作を行わせること
ができるという効果が得られる。
たＭＯＳＦＥＴと第４ＭＯＳＦＥＴのドレインに設けら
れる第１と第２の負荷素子は、基準の定電流を受けるカ
レントミラー回路からなる定電流負荷回路で構成するこ
とにより、半導体集積回路に形成されるペア素子の特長
を生かしたバイアス電流で安定した動作を行わせること
ができるという効果が得られる。
【０１４２】（２１） 上記第２トランジスタに対応さ
れたＭＯＳＦＥＴのドレインから取り出された電流信号
を互いに逆相にされ、かつ増幅された差動の電流信号に
変換するカレントモード増幅回路、上記カレントモード
増幅回路の一対の出力端子間の直流電圧を検出して、そ
れが零になるように上記第２増幅ＭＯＳＦＥＴのゲート
に供給されるバイアス電圧を制御するフィードバックア
ンプ、及び上記フィードバックアンプを通して制御され
たバイアス電圧を保するキャパシタとを更に設けること
により、電流増幅動作とペア素子のばらつき等によるオ
フセット補償を行わせることができるという効果が得ら
れる。
れたＭＯＳＦＥＴのドレインから取り出された電流信号
を互いに逆相にされ、かつ増幅された差動の電流信号に
変換するカレントモード増幅回路、上記カレントモード
増幅回路の一対の出力端子間の直流電圧を検出して、そ
れが零になるように上記第２増幅ＭＯＳＦＥＴのゲート
に供給されるバイアス電圧を制御するフィードバックア
ンプ、及び上記フィードバックアンプを通して制御され
たバイアス電圧を保するキャパシタとを更に設けること
により、電流増幅動作とペア素子のばらつき等によるオ
フセット補償を行わせることができるという効果が得ら
れる。
【０１４３】（２２） 上記複数の微小信号増幅回路を
構成する複数組からなる第１及び第２増幅ＭＯＳＦＥＴ
のドレインに選択スイッチＭＯＳＦＥＴを介して上記第
１の負荷回路を共通に設け、上記選択スイッチＭＯＳＦ
ＥＴにより選択された１組の上記第２増幅ＭＯＳＦＥＴ
の出力電流を共通に用いられる上記カレントモード増幅
回路に供給し、上記カレントモード増幅回路の出力端子
間の直流電圧を検出する上記フィードバックアンプで形
成されたバイアス制御信号を上記複数組の第２増幅ＭＯ
ＳＦＥＴのゲートに対して共通に伝えることによりリー
ドアンプの増幅と上記オフセット補償を行いつつ合わせ
て回路の簡素化を図ることができるという効果が得られ
る。
構成する複数組からなる第１及び第２増幅ＭＯＳＦＥＴ
のドレインに選択スイッチＭＯＳＦＥＴを介して上記第
１の負荷回路を共通に設け、上記選択スイッチＭＯＳＦ
ＥＴにより選択された１組の上記第２増幅ＭＯＳＦＥＴ
の出力電流を共通に用いられる上記カレントモード増幅
回路に供給し、上記カレントモード増幅回路の出力端子
間の直流電圧を検出する上記フィードバックアンプで形
成されたバイアス制御信号を上記複数組の第２増幅ＭＯ
ＳＦＥＴのゲートに対して共通に伝えることによりリー
ドアンプの増幅と上記オフセット補償を行いつつ合わせ
て回路の簡素化を図ることができるという効果が得られ
る。
【０１４４】（２３） 上記回転動作によって発生する
静電気を放電させる第１電位が与えられた円盤状の磁気
記憶媒体を上記第１電位として回路の接地電位が与えら
れるように回転駆動機構に複数個が同心状となるように
取り付け、回路の接地電位に結合された一端と、対応す
る記憶媒体からの記憶信号を読み出す他端とをおのおの
有する複数の磁気抵抗効果素子からなる読み出しヘッド
を設け，対応する磁気抵抗効果素子からなる読み出しヘ
ッドからの読み出し記憶信号を増幅する複数の上記微小
信号増幅回路と設けることにより、小型で大記憶容量の
磁気ディスクメモリ装置の高信頼性及び広帯域の読み出
しができるという効果が得られる。
静電気を放電させる第１電位が与えられた円盤状の磁気
記憶媒体を上記第１電位として回路の接地電位が与えら
れるように回転駆動機構に複数個が同心状となるように
取り付け、回路の接地電位に結合された一端と、対応す
る記憶媒体からの記憶信号を読み出す他端とをおのおの
有する複数の磁気抵抗効果素子からなる読み出しヘッド
を設け，対応する磁気抵抗効果素子からなる読み出しヘ
ッドからの読み出し記憶信号を増幅する複数の上記微小
信号増幅回路と設けることにより、小型で大記憶容量の
磁気ディスクメモリ装置の高信頼性及び広帯域の読み出
しができるという効果が得られる。
【０１４５】（２４） 上記回転駆動機構として、上記
複数の記憶媒体が取り付けられると共にスピンドルモー
タによって回転される導電性のシャフトに回路の接地電
位と同電位に設定するブラシ状導電体を設けることによ
り、小型で大記憶容量の磁気ディスクメモリ装置の高信
頼性及び広帯域の読み出しができるという効果が得られ
る。
複数の記憶媒体が取り付けられると共にスピンドルモー
タによって回転される導電性のシャフトに回路の接地電
位と同電位に設定するブラシ状導電体を設けることによ
り、小型で大記憶容量の磁気ディスクメモリ装置の高信
頼性及び広帯域の読み出しができるという効果が得られ
る。
【０１４６】（２５） 上記対応する記憶媒体から記憶
信号を読み出すための磁気抵抗効果素子からなる読み出
しヘッドは、対応する記憶媒体に信号を記憶するための
インダクティブヘッドと共に複合ヘッドを構成すること
により、小型で大記憶容量の磁気ディスクメモリ装置の
高信頼性及び広帯域の読み出しと書き込みができるとい
う効果が得られる。
信号を読み出すための磁気抵抗効果素子からなる読み出
しヘッドは、対応する記憶媒体に信号を記憶するための
インダクティブヘッドと共に複合ヘッドを構成すること
により、小型で大記憶容量の磁気ディスクメモリ装置の
高信頼性及び広帯域の読み出しと書き込みができるとい
う効果が得られる。
【０１４７】（２６） ＭＲヘッドからの読み出し信号
を増幅する上記第１トランジスタの入力側端子には、か
かる第１トランジスタに流すべき直流電流を設定する第
１の電流源回路を設け、上記第２トランジスタの入力端
子には、かかる第２トランジスタに流すべき直流電流を
設定する第２の電流源回路を設けることにより、上記第
１及び第２のトランジスタに必要なバイアス電流を流す
ようにしつつ、入力信号源の微小電圧信号を直接的に増
幅して、回路の簡素化を図りつつ高感度で高周波までの
広帯域での読み出し動作を実現できるという効果が得ら
れる。
を増幅する上記第１トランジスタの入力側端子には、か
かる第１トランジスタに流すべき直流電流を設定する第
１の電流源回路を設け、上記第２トランジスタの入力端
子には、かかる第２トランジスタに流すべき直流電流を
設定する第２の電流源回路を設けることにより、上記第
１及び第２のトランジスタに必要なバイアス電流を流す
ようにしつつ、入力信号源の微小電圧信号を直接的に増
幅して、回路の簡素化を図りつつ高感度で高周波までの
広帯域での読み出し動作を実現できるという効果が得ら
れる。
【０１４８】（２７） 上記第１トランジスタに対応し
たＭＯＳＦＥＴのドレイン端子は上記回路の接地電位に
接続し、ソース端子は上記第１の電流源回路を構成する
電流ミラー回路の出力端子を接続し、上記第２のトラン
ジスタに対応したＭＯＳＦＥＴのソース端子は上記第２
の電流源回路に接続し、ドレイン端子には、かかるＭＯ
ＳＦＥＴのドレインに流れる電流に対応された第１と第
２の増幅電流を形成する第１の電流ミラー回路を設け、
上記第２のトランジスタに対応したＭＯＳＦＥＴとゲー
トが共通に接続された第５のＭＯＳＦＥＴを設け、上記
第５のＭＯＳＦＥＴのソースは上記第２の電流源回路と
等価な第３の電流源回路に接続し、ドレイン端子には、
かかる第５のＭＯＳＦＥＴのドレインに流れる電流に対
応され、上記第１と第２の増幅電流と同等に増幅された
第３と第４の増幅電流を形成する第２の電流ミラー回路
を設け、上記第１ないし第４の増幅電流を組み合わせて
互いに逆相の電流信号を形成する第３の電流ミラー回路
が設け増幅することにより、１電源で動作しかつ、電源
電圧に影響されないで増幅動作を行うリードアンプを用
いることにより、回路の簡素化を図りつつ高感度で高周
波までの広帯域での読み出し動作を実現できるという効
果が得られる。
たＭＯＳＦＥＴのドレイン端子は上記回路の接地電位に
接続し、ソース端子は上記第１の電流源回路を構成する
電流ミラー回路の出力端子を接続し、上記第２のトラン
ジスタに対応したＭＯＳＦＥＴのソース端子は上記第２
の電流源回路に接続し、ドレイン端子には、かかるＭＯ
ＳＦＥＴのドレインに流れる電流に対応された第１と第
２の増幅電流を形成する第１の電流ミラー回路を設け、
上記第２のトランジスタに対応したＭＯＳＦＥＴとゲー
トが共通に接続された第５のＭＯＳＦＥＴを設け、上記
第５のＭＯＳＦＥＴのソースは上記第２の電流源回路と
等価な第３の電流源回路に接続し、ドレイン端子には、
かかる第５のＭＯＳＦＥＴのドレインに流れる電流に対
応され、上記第１と第２の増幅電流と同等に増幅された
第３と第４の増幅電流を形成する第２の電流ミラー回路
を設け、上記第１ないし第４の増幅電流を組み合わせて
互いに逆相の電流信号を形成する第３の電流ミラー回路
が設け増幅することにより、１電源で動作しかつ、電源
電圧に影響されないで増幅動作を行うリードアンプを用
いることにより、回路の簡素化を図りつつ高感度で高周
波までの広帯域での読み出し動作を実現できるという効
果が得られる。
【０１４９】（２８） 上記第３の電流ミラー回路から
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流して電圧信号に変換し、
上記抵抗素子に発生する直流電圧を検出して、それが零
になるように上記第１の電流源回路に帰還するＤＣフィ
ードバックアンプを更に設けることにより、回路の簡素
化を図りつつ高感度で高周波までの広帯域での読み出し
動作を実現できるという効果が得られる。
出力される互いの逆相の電流信号は、第１と第２の出力
端子に設けられた抵抗素子に流して電圧信号に変換し、
上記抵抗素子に発生する直流電圧を検出して、それが零
になるように上記第１の電流源回路に帰還するＤＣフィ
ードバックアンプを更に設けることにより、回路の簡素
化を図りつつ高感度で高周波までの広帯域での読み出し
動作を実現できるという効果が得られる。
【０１５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＭＲ
ヘッドに直流バイアス電圧を供給する回路、変形差動の
増幅ＭＯＳＦＥＴ又は増幅トランジスタに直流バイアス
電圧を供給する各回路、ＣＭＡ回路の具体的構成は、種
々の実施形態を採ることができるものである。ＭＲヘッ
ドの構成は、前記実施例の他種々の実施形態を採ること
ができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＭＲ
ヘッドに直流バイアス電圧を供給する回路、変形差動の
増幅ＭＯＳＦＥＴ又は増幅トランジスタに直流バイアス
電圧を供給する各回路、ＣＭＡ回路の具体的構成は、種
々の実施形態を採ることができるものである。ＭＲヘッ
ドの構成は、前記実施例の他種々の実施形態を採ること
ができるものである。
【０１５１】この発明は、ＭＲヘッドからの微小信号を
増幅するもの他、ＭＲヘッドと同様に、その直流成分も
含めた増幅トランジスタのベース，エミッタ間電圧や増
幅ＭＯＳＦＥＴのゲート，ソース間のしきい値電圧以下
の微小信号を形成する入力信号源を含めた、それを増幅
する微小信号増幅装置に広く利用することができる。
増幅するもの他、ＭＲヘッドと同様に、その直流成分も
含めた増幅トランジスタのベース，エミッタ間電圧や増
幅ＭＯＳＦＥＴのゲート，ソース間のしきい値電圧以下
の微小信号を形成する入力信号源を含めた、それを増幅
する微小信号増幅装置に広く利用することができる。
【０１５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、すなわち、制御端子、入力
側端子及び出力側端子を備えてなる第１導電型の第１ト
ランジスタと第２導電型の第２トランジスタの上記入力
側端子を共通接続し、上記制御端子間に印加された電圧
差に対応した電流を流すようにしてなる変形差動回路を
用い、入力信号源手段で形成された微小電圧信号を上記
第１トランジスタの制御端子に印加し、上記第２トラン
ジスタの制御端子にバイアス電圧を印加し、上記第２ト
ランジスタの出力側端子から上記入力信号源手段で形成
された微小電圧信号に対応した増幅信号を得るようにす
ることにより、上記第１及び第２のトランジスタに必要
なバイアス電流を流すようにしつつ、入力信号源の微小
電圧信号を直接的に増幅することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、すなわち、制御端子、入力
側端子及び出力側端子を備えてなる第１導電型の第１ト
ランジスタと第２導電型の第２トランジスタの上記入力
側端子を共通接続し、上記制御端子間に印加された電圧
差に対応した電流を流すようにしてなる変形差動回路を
用い、入力信号源手段で形成された微小電圧信号を上記
第１トランジスタの制御端子に印加し、上記第２トラン
ジスタの制御端子にバイアス電圧を印加し、上記第２ト
ランジスタの出力側端子から上記入力信号源手段で形成
された微小電圧信号に対応した増幅信号を得るようにす
ることにより、上記第１及び第２のトランジスタに必要
なバイアス電流を流すようにしつつ、入力信号源の微小
電圧信号を直接的に増幅することができる。
【０１５３】回転動作によって発生する静電気を放電さ
せる第１電位が与えられた円盤状の磁気記憶媒体と、一
端に上記第１電位が与えられ、他端から読み出し信号を
出力する磁気抵抗効果素子を用いた読み出しヘッドと、
上記読み出しヘッドで形成された読み出し信号を増幅す
る微小信号増幅回路とを含む磁気ディスクメモリ装置に
おいて、上記微小信号増幅回路として、制御端子、入力
側端子及び出力側端子を備えてなる第１導電型の第１ト
ランジスタと第２導電型の第２トランジスタの上記入力
側端子を共通接続し、上記制御端子間に印加された電圧
差に対応した電流を流すようにしてなる変形差動回路を
用い、読み出しヘッドで形成された微小電圧信号を上記
第１トランジスタの制御端子に印加し、上記第２トラン
ジスタの制御端子にバイアス電圧を印加し、上記第２ト
ランジスタの出力側端子から上記微小電圧信号に対応し
た増幅信号を得るようにすることにより、回路の簡素化
を図りつつ高感度で高周波までの広帯域での読み出し動
作を実現できる。
せる第１電位が与えられた円盤状の磁気記憶媒体と、一
端に上記第１電位が与えられ、他端から読み出し信号を
出力する磁気抵抗効果素子を用いた読み出しヘッドと、
上記読み出しヘッドで形成された読み出し信号を増幅す
る微小信号増幅回路とを含む磁気ディスクメモリ装置に
おいて、上記微小信号増幅回路として、制御端子、入力
側端子及び出力側端子を備えてなる第１導電型の第１ト
ランジスタと第２導電型の第２トランジスタの上記入力
側端子を共通接続し、上記制御端子間に印加された電圧
差に対応した電流を流すようにしてなる変形差動回路を
用い、読み出しヘッドで形成された微小電圧信号を上記
第１トランジスタの制御端子に印加し、上記第２トラン
ジスタの制御端子にバイアス電圧を印加し、上記第２ト
ランジスタの出力側端子から上記微小電圧信号に対応し
た増幅信号を得るようにすることにより、回路の簡素化
を図りつつ高感度で高周波までの広帯域での読み出し動
作を実現できる。
【図１】この発明に係る磁気ディスクメモリ装置の一実
施例を示す読み出し系要部構成図である。
施例を示す読み出し系要部構成図である。
【図２】第１図に対応した読み出し系回路の一実施例を
示す回路図である。
示す回路図である。
【図３】この発明に係る磁気ディスクメモリ装置に用い
られるＣＭＡ回路の一実施例を示す回路図である。
られるＣＭＡ回路の一実施例を示す回路図である。
【図４】この発明に係る磁気ディスクメモリ装置に用い
られるフィードバックアンプの一実施例を示す回路図で
ある。
られるフィードバックアンプの一実施例を示す回路図で
ある。
【図５】図１に対応した読み出し系回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図６】この発明に係る磁気ディスクメモリ装置の読み
出し系回路に用いられるＣＭＯＳ集積回路の一実施例を
示すデバイス構造断面図である。
出し系回路に用いられるＣＭＯＳ集積回路の一実施例を
示すデバイス構造断面図である。
【図７】この発明に係る磁気ディスクメモリ装置の他の
一実施例を示す読み出し系要部構成図である。
一実施例を示す読み出し系要部構成図である。
【図８】この発明に係る磁気ディスクメモリ装置の更に
他の一実施例を示す読み出し系要部構成図である。
他の一実施例を示す読み出し系要部構成図である。
【図９】図１に対応した読み出し系回路の更に他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１０】この発明に係る磁気ディスクメモリ装置の他
の一実施例を示す読み出し系要部構成図である。
の一実施例を示す読み出し系要部構成図である。
【図１１】図１０に対応した読み出し系回路の一実施例
を示す回路図である。
を示す回路図である。
【図１２】図１０に対応した読み出し系回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１３】図１０に対応した読み出し系回路の更に他の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図１４】この発明に係る磁気ディスクメモリ装置に用
いられるリード／ライト集積回路の一実施例を示すブロ
ック図である。
いられるリード／ライト集積回路の一実施例を示すブロ
ック図である。
【図１５】上記第１４図のリード／ライト集積回路に対
応した複数のリードアンプと共通に設けられるリード後
段アンプの一実施例を示す回路図である。
応した複数のリードアンプと共通に設けられるリード後
段アンプの一実施例を示す回路図である。
【図１６】この発明に係るハードディスク装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【図１７】この発明に係る磁気ディスクメモリ装置にお
けるディスク円板回転駆動系機構の一実施例を示す概略
断面図である。
けるディスク円板回転駆動系機構の一実施例を示す概略
断面図である。
【図１８】この発明に係る磁気ディスクメモリ装置に用
いられるＭＲ・インダクティブ複合ヘッドの一実施例を
示す一部断面外観図である。
いられるＭＲ・インダクティブ複合ヘッドの一実施例を
示す一部断面外観図である。
【図１９】この発明に係るハードディスク装置の一実施
例を示す概略構成図である。
例を示す概略構成図である。
【図２０】この発明に係るハードディスク装置の一実施
例を示す要部概略構造図である。
例を示す要部概略構造図である。
【図２１】ＭＲヘッドのバイアス方式を説明するための
構成図である。
構成図である。
【図２２】ＭＲヘッドの他のバイアス方式を説明するた
めの構成図である。
めの構成図である。
ＭＰ１〜ＭＰ９…Ｐチャンネル型ＭＯＳＦＥＴ、ＭＮ１
〜ＭＮ６…Ｎチャンネル型ＭＯＳＦＥＴ、Ｑ１〜Ｑ３９
…ＭＯＳＦＥＴ、Ｃ０〜Ｃ２…キャパシタ、Ｒ１〜３１
…抵抗、Ｉ１〜Ｉ４…定電流源、ＦＢ，ＦＢ１，ＦＢ２
…フィードバックアンプ、ＰＯＷ…電源装置、ＭＯＴ…
モータ、１…リードアンプ、２…ライトドライバ、３…
後段アンプ、４…ライトデータ入力バッファ、５…レベ
ル変換回路、６…制御回路、７…エラー検出回路、１６
０…半導体基板、１６１…Ｎ型ソース領域、１６２…Ｎ
型ドレイン領域、１６３…Ｐ型ウェル、１６４…Ｎ型ウ
ェル、１６５，１６８…Ｐ型ソース領域、１６６，１６
９…Ｐ型ドレイン領域、１６７，１７０…Ｎ型ウェル。
〜ＭＮ６…Ｎチャンネル型ＭＯＳＦＥＴ、Ｑ１〜Ｑ３９
…ＭＯＳＦＥＴ、Ｃ０〜Ｃ２…キャパシタ、Ｒ１〜３１
…抵抗、Ｉ１〜Ｉ４…定電流源、ＦＢ，ＦＢ１，ＦＢ２
…フィードバックアンプ、ＰＯＷ…電源装置、ＭＯＴ…
モータ、１…リードアンプ、２…ライトドライバ、３…
後段アンプ、４…ライトデータ入力バッファ、５…レベ
ル変換回路、６…制御回路、７…エラー検出回路、１６
０…半導体基板、１６１…Ｎ型ソース領域、１６２…Ｎ
型ドレイン領域、１６３…Ｐ型ウェル、１６４…Ｎ型ウ
ェル、１６５，１６８…Ｐ型ソース領域、１６６，１６
９…Ｐ型ドレイン領域、１６７，１７０…Ｎ型ウェル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 崇 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 長屋 裕士 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 吉永 眞樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 畑中 紀明 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 望月 建男 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 園山 勝也 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (33)
- 【請求項１】 制御端子、入力側端子及び出力側端子を
備えてなる第１導電型の第１トランジスタ及び第２導電
型の第２トランジスタの上記入力側端子が共通接続され
て上記制御端子間に印加された電圧差に対応した電流を
流すようにしてなる変形差動回路と、 上記第１トランジスタの制御端子に微小電圧信号を印加
する入力信号源手段と、 上記第２トランジスタの制御端子にバイアス電圧を形成
する第１のバイアス回路とを備え、 上記第２トランジスタの出力側端子から上記入力信号源
手段で形成された微小電圧信号に対応した増幅信号を得
る増幅段を含むことを特徴とする微小信号増幅装置。 - 【請求項２】 請求項１において、 上記第１トランジスタ及び第２トランジスタは、バイポ
ーラ型トランジスタであり、上記制御端子はベース端子
であり、入力側端子はエミッタ端子であり、出力側端子
はコレクタ端子であり、 上記微小電圧信号は、上記バイポーラ型トランジスタの
ベース，エミッタ間電圧以下であることを特徴とする微
小信号増幅装置。 - 【請求項３】 請求項１において、 上記第１トランジスタ及び第２トランジスタは、ＭＯＳ
ＦＥＴであり、上記制御端子はゲート端子であり、入力
側端子はソース端子であり、出力側端子はドレイン端子
であり、 上記微小電圧信号は、上記ＭＯＳＦＥＴのゲート，ソー
ス間のしきい値電圧以下であることを特徴とする微小信
号増幅装置。 - 【請求項４】 請求項３において、 上記入力信号源手段は、回路の接地電位を基準電位とし
て直流成分を含む電圧信号を形成するものであり、 上記第１トランジスタの出力側端子は上記回路の接地電
位に接続され、 上記第２のトランジスタの出力側端子には、第１の負荷
素子が設けられるものであることを特徴とする微小信号
増幅装置。 - 【請求項５】 請求項４において、 上記第１のバイアス回路は、 上記第１のトランジスタに対応した第１導電型のＭＯＳ
ＦＥＴ及び第２のトランジスタに対応した第２導電型の
ＭＯＳＦＥＴと等価な回路にされた第１導電型の第３Ｍ
ＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴと、 上記第４ＭＯＳＦＥＴの共通接続されたゲートとドレイ
ンに設けられ、上記第２のトランジスタに対応した第２
導電型のＭＯＳＦＥＴのドレインに設けられた第１の負
荷素子と等価な回路とされた第２の負荷素子とを含み、 上記第３ＭＯＳＦＥＴのゲートに上記第１トランジスタ
に対応したＭＯＳＦＥＴのゲートに与えられる直流電圧
と同じ直流電圧を印加し、上記第４ＭＯＳＦＥＴのゲー
ト端子に得られる電圧をバイアス電圧として、バイアス
抵抗を介して上記第２トランジスタに対応したＭＯＳＦ
ＥＴのゲートに伝えるものであることを特徴とする微小
信号増幅装置。 - 【請求項６】 請求項５において、 上記第２トランジスタに対応した増幅ＭＯＳＦＥＴと第
４ＭＯＳＦＥＴのドレインに設けられる第１と第２の負
荷素子は、基準の定電流を受けるカレントミラー回路か
らなる定電流負荷回路で構成されるものであることを特
徴とする微小信号増幅装置。 - 【請求項７】 請求項６において、 上記第２トランジスタに対応したＭＯＳＦＥＴのドレイ
ンから取り出された電流信号成分を互いに逆相にし、か
つ増幅された差動の電流信号に変換するカレントモード
増幅回路と、 上記カレントモード増幅回路の一対の出力端子間の直流
電圧差を検出して、それが零になるように上記４ＭＯＳ
ＦＥＴを介して上記第２トランジスタに対応したＭＯＳ
ＦＥＴのゲートに供給されるバイアス電圧を調整するＤ
Ｃフィードバックアンプを更に備えてなることを特徴と
する微小信号増幅装置。 - 【請求項８】 請求項１において、 上記第１トランジスタの入力側端子には、かかる第１ト
ランジスタに流すべき直流電流を設定する第１の電流源
回路が設けられ、 上記第２トランジスタの入力端子には、かかる第２トラ
ンジスタに流すべき直流電流を設定する第２の電流源回
路が設けられるものであることを特徴とする微小信号増
幅装置。 - 【請求項９】 請求項８において、 上記第１トランジスタ及び第２トランジスタは、バイポ
ーラ型トランジスタであり、上記制御端子はベース端子
であり、入力側端子はエミッタ端子であり、出力側端子
はコレクタ端子であり、 上記微小電圧信号は、上記バイポーラ型トランジスタの
ベース，エミッタ間電圧以下であることを特徴とする微
小信号増幅装置。 - 【請求項１０】 請求項８において、 上記第１トランジスタ及び第２トランジスタは、ＭＯＳ
ＦＥＴであり、上記制御端子はゲート端子であり、入力
側端子はソース端子であり、出力側端子はドレイン端子
であり、 上記微小電圧信号は、上記ＭＯＳＦＥＴのゲート，ソー
ス間のしきい値電圧以下であることを特徴とする微小信
号増幅装置。 - 【請求項１１】 請求項１０において、 上記入力信号源手段は、回路の接地電位を基準電位とし
て直流成分を含む電圧信号を形成するものであり、 上記第１トランジスタに対応したＭＯＳＦＥＴのドレイ
ン端子は上記回路の接地電位に接続され、ソース端子は
上記第１の電流源回路を構成する電流ミラー回路の出力
端子が接続され、 上記第２のトランジスタに対応したＭＯＳＦＥＴのソー
ス端子は上記第２の電流源回路に接続され、ドレイン端
子には、かかるＭＯＳＦＥＴのドレインに流れる電流に
対応された第１と第２の増幅電流を形成する第１の電流
ミラー回路が設けられ、 上記第２のトランジスタに対応したＭＯＳＦＥＴとゲー
トが共通に接続された第５のＭＯＳＦＥＴが設けられ、 上記第５のＭＯＳＦＥＴのソースは上記第２の電流源回
路と等価な第３の電流源回路に接続され、ドレイン端子
には、かかる第５のＭＯＳＦＥＴのドレインに流れる電
流に対応され、上記第１と第２の増幅電流と同等に増幅
された第３と第４の増幅電流を形成する第２の電流ミラ
ー回路が設けられ、 上記第１ないし第４の増幅電流を組み合わせて互いに逆
相の電流信号を形成する第３の電流ミラー回路が設けら
れて増幅されるものであることを特徴とする微小信号増
幅装置。 - 【請求項１２】 請求項１１において、 上記第３の電流ミラー回路から出力される互いの逆相の
電流信号は、第１と第２の出力端子に設けられた抵抗素
子に流すことにより、電圧信号に変換されるものであ
り、 上記抵抗素子に発生する直流電圧を検出して、それが零
になるように上記第１の電流源回路に帰還するＤＣフィ
ードバックアンプを更に設けてなることを特徴とする微
小信号増幅装置。 - 【請求項１３】 請求項１１において、 上記第３の電流ミラー回路から出力される互いの逆相の
電流信号は、第１と第２の出力端子に設けられた抵抗素
子に流すことにより、電圧信号に変換されるものであ
り、 上記抵抗素子に発生する直流電圧を検出して、それが零
になるように上記第２のトランジスタに対応したＭＯＳ
ＦＥＴのバイアス電圧に帰還するＤＣフィードバックア
ンプを更に設け、 かかるＤＣフィードバックアンプを上記第１のバイアス
回路として用いることを特徴とする微小信号増幅装置。 - 【請求項１４】 回転動作によって発生する静電気を放
電させる第１電位が与えられた円盤状の磁気記憶媒体
と、 一端に上記第１電位が与えられ、他端から読み出し信号
を出力する磁気抵抗効果素子を用いた読み出しヘッド
と、 上記読み出しヘッドで形成された読み出し信号を増幅す
る微小信号増幅回路とを含み、 上記微小信号増幅回路は、 制御端子、入力側端子及び出力側端子を備えてなる第１
導電型の第１トランジスタ及び第２導電型の第２トラン
ジスタの上記入力側端子が共通接続されて上記制御端子
間に印加された電圧差に対応した電流を流すようにして
なる変形差動回路を用い、 上記第１のトランジスタの出力端子側に上記第１電位を
印加し、上記制御端子に上記読み出しヘッドで形成され
た読み出し信号を印加し、 上記第２トランジスタの制御端子に第１のバイアス回路
で形成されたバイアス電圧を印加し、 上記第２トランジスタの出力側端子から上記読み出し信
号に対応された増幅信号を得るものであることを特徴と
する磁気ディスクメモリ装置。 - 【請求項１５】 請求項１４において、 上記第１トランジスタ及び第２トランジスタは、バイポ
ーラ型トランジスタであり、上記制御端子はベース端子
であり、入力側端子はエミッタ端子であり、出力側端子
はコレクタ端子であることを特徴とする磁気ディスクメ
モリ装置。 - 【請求項１６】 請求項１５において、 上記第１トランジスタ及び第２トランジスタは、ＭＯＳ
ＦＥＴであり、上記制御端子はゲート端子であり、入力
側端子はソース端子であり、出力側端子はドレイン端子
であることを特徴とする磁気ディスクメモリ装置。 - 【請求項１７】 請求項１６において、 上記磁気抵抗効果素子の他端に与えられるバイアス電圧
を発生させる第２のバイアス回路を更に備え、 上記第２のバイアス回路は、 基準電圧と上記磁気抵抗効果素子の他端の電圧を受ける
電圧比較回路と、 この電圧比較回路の出力信号を受けて上記磁気抵抗効果
素子の他端の電圧が上記基準電圧と一致させるような直
流電流を流す第１導電型のＭＯＳＦＥＴを含むものであ
ることを特徴とする磁気ディスクメモリ装置。 - 【請求項１８】 請求項１７において、 上記第１のバイアス回路は、 上記第１のトランジスタに対応した第１導電型の増幅Ｍ
ＯＳＦＥＴ及び第２のトランジスタに対応した第２導電
型の増幅ＭＯＳＦＥＴと等価な回路にされた第１導電型
の第３ＭＯＳＦＥＴ及び第２導電型の第４ＭＯＳＦＥＴ
と、 上記第４ＭＯＳＦＥＴの共通接続されたゲートとドレイ
ンに設けられ、上記第２のトランジスタに対応した第２
導電型の増幅ＭＯＳＦＥＴのドレインに設けられた第１
の負荷素子と等価な回路とされた第２の負荷素子とを含
み、 上記第３ＭＯＳＦＥＴのゲートに上記基準電圧を印加
し、上記第４ＭＯＳＦＥＴのゲート電圧をバイアス電圧
としてバイアス抵抗を介して上記第２トランジスタに対
応した増幅ＭＯＳＦＥＴのゲートに伝えるものであるこ
とを特徴とする磁気ディスクメモリ装置。 - 【請求項１９】 請求項１８において、 上記第１及び第２トランジスタにそれぞれ対応したＭＯ
ＳＦＥＴと、上記第３及び第４ＭＯＳＦＥＴは、それぞ
れが電気的に独立された半導体ウェル内に形成されるも
のであり、 上記各ＭＯＳＦＥＴのソース電位がそれに対応した半導
体ウェルに与えられるバイアス電圧とされるものである
ことを特徴とする磁気ディスクメモリ装置。 - 【請求項２０】 請求項１９において、 上記第２トランジスタに対応したＭＯＳＦＥＴと第４Ｍ
ＯＳＦＥＴのドレインに設けられる第１と第２の負荷素
子は、基準の定電流を受けるカレントミラー回路からな
る定電流負荷回路で構成されるものであることを特徴と
する磁気ディスクメモリ装置。 - 【請求項２１】 請求項２０において、 上記第２トランジスタに対応されたＭＯＳＦＥＴのドレ
インから取り出された電流信号を互いに逆相にされ、か
つ増幅された差動の電流信号に変換するカレントモード
増幅回路、 上記カレントモード増幅回路の一対の出力端子間の直流
電圧を検出して、それが零になるように上記第２増幅Ｍ
ＯＳＦＥＴのゲートに供給されるバイアス電圧を制御す
るフィードバックアンプ、 及び上記フィードバックアンプを通して制御されたバイ
アス電圧を保するキャパシタとを更に備えてなることを
特徴とする磁気ディスクメモリ装置。 - 【請求項２２】 請求項２１において、 上記複数の微小信号増幅回路を構成する複数組からなる
第１及び第２増幅ＭＯＳＦＥＴと、上記複数組の第２増
幅ＭＯＳＦＥＴのドレインに設けられてなる選択スイッ
チＭＯＳＦＥＴを介して上記第１の負荷回路が共通に設
けられ、 上記選択スイッチＭＯＳＦＥＴにより選択された１組の
上記第２増幅ＭＯＳＦＥＴの出力電流が共通に用いられ
る上記カレントモード増幅回路に供給され、 上記上記カレントモード増幅回路の出力端子間の直流電
圧を検出する上記フィードバックアンプで形成されたバ
イアス制御信号は上記複数組の第２増幅ＭＯＳＦＥＴの
ゲートに対して共通に伝えられるものであることを特徴
とする磁気ディスクメモリ装置。 - 【請求項２３】 請求項２２において、 上記回転動作によって発生する静電気を放電させる第１
電位が与えられた円盤状の磁気記憶媒体は、上記第１電
位として回路の接地電位が与えられるように回転駆動機
構に複数個が同心状となるように取り付けられてなり、 回路の接地電位に結合された一端と、対応する記憶媒体
からの記憶信号を読み出す他端とをおのおの有する複数
の磁気抵抗効果素子からなる読み出しヘッドと、 対応する磁気抵抗効果素子からなる読み出しヘッドから
の読み出し記憶信号を増幅する複数の上記微小信号増幅
回路とを含むことを特徴とする磁気ディスクメモリ装
置。 - 【請求項２４】 請求項２３において、 上記回転駆動機構は、 スピンドルモータと、 上記複数の記憶媒体が取り付けられると共に、上記スピ
ンドルモータによって回転される導電性のシャフトと、 上記シャフトを回路の接地電位と同電位に設定する手段
としてのブラシ状導電体とを含むことを特徴とす磁気デ
ィスクメモリ装置。 - 【請求項２５】 請求項２４において、 上記対応する記憶媒体から記憶信号を読み出すための磁
気抵抗効果素子からなる読み出しヘッドは、対応する記
憶媒体に信号を記憶するためのインダクティブヘッドと
共に複合ヘッドを構成するものであることを特徴とする
磁気ディスクメモリ装置。 - 【請求項２６】 請求項１４において、 上記第１トランジスタの入力側端子には、かかる第１ト
ランジスタに流すべき直流電流を設定する第１の電流源
回路が設けられ、 上記第２トランジスタの入力端子には、かかる第２トラ
ンジスタに流すべき直流電流を設定する第２の電流源回
路が設けられるものであることを特徴とする磁気ディス
クメモリ装置。 - 【請求項２７】 請求項２６において、 上記第１トランジスタ及び第２トランジスタは、バイポ
ーラ型トランジスタであり、上記制御端子はベース端子
であり、入力側端子はエミッタ端子であり、出力側端子
はコレクタ端子であることを特徴とする磁気ディスクメ
モリ装置。 - 【請求項２８】 請求項２６において、 上記第１トランジスタ及び第２トランジスタは、ＭＯＳ
ＦＥＴであり、上記制御端子はゲート端子であり、入力
側端子はソース端子であり、出力側端子はドレイン端子
であることを特徴とする磁気ディスクメモリ装置。 - 【請求項２９】 請求項２８において、 上記第１の電位は回路の接地電位であり、上記読み出し
ヘッドは上記回路の接地電位を基準電位として直流成分
を含む読み出し信号を形成するものであり、 上記第１トランジスタに対応したＭＯＳＦＥＴのドレイ
ン端子は上記回路の接地電位に接続され、ソース端子は
上記第１の電流源回路を構成する電流ミラー回路の出力
端子が接続され、 上記第２のトランジスタに対応したＭＯＳＦＥＴのソー
ス端子は上記第２の電流源回路に接続され、ドレイン端
子には、かかるＭＯＳＦＥＴのドレインに流れる電流に
対応された第１と第２の増幅電流を形成する第１の電流
ミラー回路が設けられ、 上記第２のトランジスタに対応したＭＯＳＦＥＴとゲー
トが共通に接続された第５のＭＯＳＦＥＴが設けられ、 上記第５のＭＯＳＦＥＴのソースは上記第２の電流源回
路と等価な第３の電流源回路に接続され、ドレイン端子
には、かかる第５のＭＯＳＦＥＴのドレインに流れる電
流に対応され、上記第１と第２の増幅電流と同等に増幅
された第３と第４の増幅電流を形成する第２の電流ミラ
ー回路が設けられ、 上記第１ないし第４の増幅電流を組み合わせて互いに逆
相の電流信号を形成する第３の電流ミラー回路が設けら
れて増幅されるものであることを特徴とする磁気ディス
クメモリ装置。 - 【請求項３０】 請求項２９において、 上記第３の電流ミラー回路から出力される互いの逆相の
電流信号は、第１と第２の出力端子に設けられた抵抗素
子に流すことにより、電圧信号に変換されるものであ
り、 上記抵抗素子に発生する直流電圧を検出して、それが零
になるように上記第１の電流源回路に帰還するＤＣフィ
ードバックアンプを更に設けてなることを特徴とする磁
気ディスクメモリ装置。 - 【請求項３１】 請求項３０において、 上記回転動作によって発生する静電気を放電させる第１
電位が与えられた円盤状の磁気記憶媒体は、上記第１電
位としての回路の接地電位が与えられるように回転駆動
機構に複数個が同心状となるように取り付けられてな
り、 回路の接地電位に結合された一端と、対応する記憶媒体
からの記憶信号を読み出す他端とをおのおの有する複数
の磁気抵抗効果素子からなる読み出しヘッドと、 対応する磁気抵抗効果素子からなる読み出しヘッドから
の読み出し記憶信号を増幅する複数の上記微小信号増幅
回路とを含むことを特徴とする磁気ディスクメモリ装
置。 - 【請求項３２】 請求項３１において、 上記回転駆動機構は、 スピンドルモータと、 上記複数の記憶媒体が取り付けられると共に、上記スピ
ンドルモータによって回転される導電性のシャフトと、 上記シャフトを回路の接地電位と同電位に設定する手段
としてのブラシ状導電体とを含むことを特徴とする磁気
ディスクメモリ装置。 - 【請求項３３】 請求項３２において、 上記対応する記憶媒体から記憶信号を読み出すための磁
気抵抗効果素子からなる読み出しヘッドは、対応する記
憶媒体に信号を記憶するためのインダクティブヘッドと
共に複合ヘッドを構成するものであることを特徴とする
磁気ディスクメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252998A JPH11195202A (ja) | 1997-11-04 | 1998-09-07 | 微小信号増幅装置とそれを用いた磁気ディスクメモリ装置 |
| US09/184,336 US6114905A (en) | 1997-11-04 | 1998-11-02 | Signal amplifier apparatus and magnetic disk storage apparatus using the same |
| US09/451,914 US6163218A (en) | 1997-11-04 | 1999-12-01 | Signal amplifier apparatus and magnetic disk storage apparatus using the same |
| US09/514,353 US6218903B1 (en) | 1997-11-04 | 2000-02-28 | Signal amplifier and magnetic disk storage apparatus using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-317691 | 1997-11-04 | ||
| JP31769197 | 1997-11-04 | ||
| JP10252998A JPH11195202A (ja) | 1997-11-04 | 1998-09-07 | 微小信号増幅装置とそれを用いた磁気ディスクメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195202A true JPH11195202A (ja) | 1999-07-21 |
Family
ID=26540981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252998A Withdrawn JPH11195202A (ja) | 1997-11-04 | 1998-09-07 | 微小信号増幅装置とそれを用いた磁気ディスクメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6114905A (ja) |
| JP (1) | JPH11195202A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714383B2 (en) | 1999-12-24 | 2004-03-30 | Hitachi, Ltd. | Magnetic disk apparatus |
| JP2020087942A (ja) * | 2018-11-14 | 2020-06-04 | ローム株式会社 | 半導体集積回路、ハイサイドトランジスタの駆動回路、ｄｃ／ｄｃコンバータのコントローラ |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014740B2 (ja) * | 1998-11-09 | 2007-11-28 | 日本テキサス・インスツルメンツ株式会社 | 増幅回路 |
| US6538832B1 (en) * | 1999-06-07 | 2003-03-25 | Texas Instruments Incorporated | Single ended preamplifier having multiple first stage banks for improved noise characteristics |
| JP2001016052A (ja) * | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 磁気抵抗素子の信号増幅回路 |
| JP2001067602A (ja) * | 1999-08-27 | 2001-03-16 | Mitsubishi Electric Corp | Ｍｒ素子信号増幅回路 |
| US6356147B1 (en) * | 2000-12-19 | 2002-03-12 | International Business Machines Corporation | Wideband dual amplifier circuits |
| US6580326B2 (en) * | 2001-05-25 | 2003-06-17 | Infineon Technologies North America Corp. | High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance |
| US7120411B2 (en) * | 2002-03-25 | 2006-10-10 | Broadcom Corporation | Low noise amplifier (LNA) gain switch circuitry |
| US7417817B1 (en) | 2003-03-18 | 2008-08-26 | Marvell International Ltd. | Write driver circuit for magnetic data storage systems |
| JP3857255B2 (ja) * | 2003-06-12 | 2006-12-13 | ローム株式会社 | 磁気記録再生装置 |
| US7167331B1 (en) | 2003-10-23 | 2007-01-23 | Marvell International Ltd. | Electrostatic discharge protection circuit for magneto-resistive read elements |
| US7286328B1 (en) | 2003-10-23 | 2007-10-23 | Marvell International Ltd. | Electrostatic discharge protection circuit for preamps connected to magneto-resistive read elements |
| US7265926B2 (en) * | 2003-10-29 | 2007-09-04 | Texas Instruments Incorporated | High speed hard disk drive with symmetric writer |
| US7285990B1 (en) * | 2004-01-14 | 2007-10-23 | Fairchild Semiconductor Corporation | High-precision buffer circuit |
| JP4157484B2 (ja) * | 2004-03-17 | 2008-10-01 | 株式会社日立製作所 | 半導体集積回路およびそれを用いた磁気記憶装置 |
| US20050254158A1 (en) * | 2004-05-13 | 2005-11-17 | Kuehne Stephen C | ESD protection for differential mode magnetic transducer |
| TWI288478B (en) * | 2004-08-26 | 2007-10-11 | Realtek Semiconductor Corp | High voltage tolerance output stage |
| US7573331B2 (en) * | 2004-10-06 | 2009-08-11 | Agere Systems Inc. | Low power low noise amplifier for a magnetoresistive sensor |
| JP2007265582A (ja) * | 2006-03-30 | 2007-10-11 | Hitachi Ltd | 再生回路およびそれを用いた磁気ディスク装置 |
| US7804658B1 (en) * | 2006-09-11 | 2010-09-28 | Marvell International Ltd. | Biasing RMR with constant power |
| US7990219B2 (en) * | 2008-10-13 | 2011-08-02 | Agere Systems Inc. | Output compensated voltage regulator, an IC including the same and a method of providing a regulated voltage |
| EP2199269A1 (en) | 2008-12-22 | 2010-06-23 | Total Petrochemicals Research Feluy | Method to purify olefin-containing hydrocarbon feedstocks |
| US8760790B2 (en) | 2012-03-08 | 2014-06-24 | Lsi Corporation | Analog tunneling current sensors for use with disk drive storage devices |
| US8929012B1 (en) * | 2013-09-10 | 2015-01-06 | Lsi Corporation | Offset-tolerant low noise amplifier |
| US9437219B1 (en) * | 2015-09-10 | 2016-09-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Magnetoresistive reader for two-dimensional magnetic recording |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453092A (en) * | 1982-12-27 | 1984-06-05 | Motorola, Inc. | Comparator circuit having reduced input bias current |
| US4881043A (en) * | 1988-09-12 | 1989-11-14 | Motorola, Inc. | Variable gain transconductance amplifier and variable bandwidth filter |
| US5010303A (en) * | 1989-12-08 | 1991-04-23 | Motorola, Inc. | Balanced integrated circuit differential amplifier |
| US5430584A (en) * | 1991-10-18 | 1995-07-04 | International Microelectronic Products | Disk drive interface combining a magneto-resistive read and inductive write circuits |
| US5323278A (en) * | 1992-09-17 | 1994-06-21 | International Business Machines Corporation | Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications |
| FR2703856B1 (fr) * | 1993-04-09 | 1995-06-30 | Sgs Thomson Microelectronics | Architecture d'amplificateur et application a un generateur de tension de bande interdite . |
| US5712739A (en) * | 1993-11-08 | 1998-01-27 | Kabushiki Kaisha Toshiba | Magnetic disk drive system with a composite head unit including a magnetoresistive read only head and an inductive write only head |
| US5711063A (en) * | 1996-06-11 | 1998-01-27 | Seagate Technology, Inc. | Method of forming a suspension fabricated from silicon |
-
1998
- 1998-09-07 JP JP10252998A patent/JPH11195202A/ja not_active Withdrawn
- 1998-11-02 US US09/184,336 patent/US6114905A/en not_active Expired - Fee Related
-
1999
- 1999-12-01 US US09/451,914 patent/US6163218A/en not_active Expired - Fee Related
-
2000
- 2000-02-28 US US09/514,353 patent/US6218903B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714383B2 (en) | 1999-12-24 | 2004-03-30 | Hitachi, Ltd. | Magnetic disk apparatus |
| JP2020087942A (ja) * | 2018-11-14 | 2020-06-04 | ローム株式会社 | 半導体集積回路、ハイサイドトランジスタの駆動回路、ｄｃ／ｄｃコンバータのコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6163218A (en) | 2000-12-19 |
| US6218903B1 (en) | 2001-04-17 |
| US6114905A (en) | 2000-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |