JP3816159B2 - 一定入力インピーダンスを有する受信器回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、信号、特に、ディジタル信号を特許請求の範囲の請求項１の前件部の記載に従って受信及び／又は処理する電子回路に関する。
【０００２】
【従来の技術】
信号処理の技術的進歩の結果として、かつ、電子回路部品又は電子回路の集積化に伴って、上記回路の間で伝送されるディジタル信号は、クロック周波数が増大されると共に、その数が常に増加する。これは、高周波信号の妨害の無い伝送のため、妨害を生じるケーブル反射が発生する可能性を回避すべく、３０と３００Ωの間の伝送線路の特性インピーダンスで受信器を終端させる必要があることを意味する。例えば、比較的安価な単純な両面基板上のチップ間の接続の場合の特性インピーダンスは、８０乃至１２０オームであり、一方、基板上に取り付けられたチップを接続する多層技術基板の場合には、特性インピーダンスが約５０オームである。かかる導波管終端の最も簡単な場合は、特性インピーダンスに対応する相応して正確な固定値抵抗によって形成される。しかし、製造に関係した公差がチップ上の抵抗の生産の際には非常に大きいため、製造技術に起因して、集積回路の上又は中に相応した精度の抵抗を構築し得ない。
【０００３】
かなり小さい線路インピーダンスの結果として、到来電圧信号レベルはかなり低い。トランジスタのベース接続回路を用いて、受信された信号の電流が、エミッタに供給され、増幅のため直接使用され、ベース接続回路は、相応して小さい大きさのオーダーの入力インピーダンスを更に発生する。かかるベース接続回路は、例えば、カワムラ(Kawamura)他による：“マルチ−ギガビット／秒インタフェース用の超低電力バイポーラ電流モードＩ／Ｏ回路”，ＶＬＳＩ回路に関するシンポジウムの技術論文ダイジェスト、１９９４年、３１−３２ページと、ムラバヤシ(Murabayashi, F.) 他による：“１２０−ＭＨｚのＲＩＳＣプロセッサ用３．３−Ｖ ＢｉＣＭＯＳ回路技術”、固体回路ジャーナル、１９９４年３月、ページ２９８−３０２に記載されている。この例の場合において、ベース接続モードのトランジスタが入力に配置され、そのベースは、定電圧源によって一定電圧に維持される。トランジスタのコレクタ電流の結果として、コレクタ回路内の負荷抵抗を用いることにより、次の回路で処理される出力信号が発生される。ベース接続回路の利点は、低い入力インピーダンスと、高い遮断周波数である。
【０００４】
【発明が解決しようとする課題】
ベース接続回路の欠点は、入力インピーダンスが電流フローに依存しているので、完全に一定ではないという点である。
本発明の目的は受信器回路に一定入力インピーダンスを与えることである。
【０００５】
【課題を解決するための手段】
上記目的は、特許請求の範囲の請求項１に記載された本発明の要旨によって実現される。本発明の有利な展開が従属項に記載されている。
本発明は、信号がエミッタに供給され、ベースに一定電圧が印加されるベース接続モードの上側トランジスタと、コレクタ回路内にあり、上側電位に接続され、電圧出力信号を発生する負荷抵抗と、エミッタ−コレクタ路が上記上側トランジスタと下側電位の間に接続された第２の下側トランジスタとからなる一定入力インピーダンスの受信器回路からなる。従って、ＭＯＳトランジスタが使用されるとき、ゲート接続回路が利用され、下側トランジスタは、上側トランジスタと下側トランジスタの間でそのソース−ドレイン路と接続される。
【０００６】
上記例の場合、第１の実施例によれば、本発明の受信器回路の下側トランジスタは、上側トランジスタに対し相補型であるので、第２の下側負荷抵抗が、下側トランジスタのコレクタ回路で使用されるとき、第１の出力信号の反転の第２の出力信号をタップし得る。周知のベース接続回路とその相補型回路の組み合わせには、２個のトランジスタの反対の挙動特性が相互に打ち消し合い、略一定の入力インピーダンスが所望の動作範囲で得られるという有利な効果がある。
【０００７】
第２の負荷抵抗が省かれた場合に、本発明の回路の２個の抵抗は同一になるよう選択される。これにより、回路の対称性が増加し、回路の速度は遅い相補型ＰＮＰタイプによって制限されなくなる。上記例の場合、下側トランジスタはダイオードとして接続される。
更に、本発明の回路によれば、負帰還抵抗が２個のトランジスタの間、即ち、上側トランジスタのエミッタと下側トランジスタのコレクタの間に接続され、バイポーラの変形型の場合に、上記抵抗は、入力インピーダンスが略一定になる範囲である電流範囲を増加させる。信号入力は２個の負帰還抵抗の間にある。ダイオードとして接続された第２の抵抗と、下側電位との間に第２の負帰還抵抗を接続してもよい。
【０００８】
バイポーラ回路に対し、２個の負帰還抵抗は、略同一の抵抗を有するよう選択される。負帰還抵抗と、トランジスタの寄生インピーダンスとからなる全負帰還抵抗の最適な値は、入力インピーダンスの略２／３に一致する。換言すれば、負帰還抵抗は、寄生エミッタ及びベースインピーダンスを考慮に入れて相応して選択されるべきである。従って、トランジスタの寄生インピーダンスのため、負帰還抵抗の一方又は両方を省く必要がある場合がある。２個の抵抗と、２個の負帰還抵抗とからなる上記回路は、信号分岐と呼ばれる。
【０００９】
上側トランジスタの略一定の入力インピーダンスを得るため、上側トランジスタのベース電圧は一定でなければならない。下側の端が下側電位にあり、そこに供給される一定零入力電流Ｉ₀ を有する上記回路、即ち、信号分岐の複製を用いることにより、上側トランジスタのベース電圧を一定に保つことが可能である。零入力電流を発生する上記信号分岐の複製は、ミラー分岐と呼ばれる。この例の場合に、基準分岐の上側トランジスタはダイオードと同様に接続されている。一定電流（零入力電流）がこのミラー分岐を流れる。信号入力に供給される電流が無いならば、上記零入力電流Ｉ₀ は信号分岐内を同様に流れる。ミラー分岐の上側トランジスタのベースとエミッタの短絡の結果として、一定電圧が信号分岐の上側トランジスタのベースに印加される。
【００１０】
バイポーラトランジスタとＭＯＳトランジスタは、共に、本発明の回路を作成するため使用することが可能であり、バイポーラ変形の場合には、トランジスタの挙動が温度に依存するため、零入力電流が“ＰＴＡＴ”電流源（ＰＴＡＴは、絶対温度に比例することを意味する）によって発生されるので、零入力電流は絶対温度に比例する。
【００１１】
ＭＯＳトランジスタを含む回路を作成するときには、負帰還抵抗を無しで済ます方が有利である。この例の場合に、回路は、基準抵抗及び基準電位を備え、以下の式
Ｕ₀ ＝Ｕ_REF ＋Ｒ_REF ・Ｉ₀
が満たされるよう零入力電流Ｉ₀ を制御する付加的な増幅器を有し、付加的な増幅器を本質的に差動増幅器によって形成することが可能である。
【００１２】
基準分岐と呼ばれ、信号分岐とミラー分岐の間に設けられた信号分岐の更なる複製によって、バイポーラ及びＭＯＳの両方の変形を補うことが更に可能であり、基準分岐の上側トランジスタのベース（又はゲート）には、ミラー分岐の一定電圧が同様に供給される。出力信号が信号分岐と基準分岐の上側トランジスタのコレクタの間でタップされる。このような態様により、到来信号電流の符号が非常に小さい電流の場合でも、高信頼性で認識し得る利点がある。
【００１３】
【発明の実施の形態】
以下、添付図面を参照し、多数の実施例を用いて本発明のより詳細な説明を行う。
図６は、トランジスタＴ₁ と、コレクタ回路に接続され、信号Ｕ_OUT1がタップされた負荷抵抗Ｒ_L とからなる従来のベース接続回路を示す図である。エミッタとベースの間に生成された入力インピーダンスは小さいが、電流フローに依存しているので一定ではない。トランジスタＴ₁ のベースには、定電圧源によって一定電圧が供給される。
【００１４】
図１には、出力電圧Ｕ_OUT1及びその反転Ｕ_OUT2が、夫々、上側負荷抵抗Ｒ_L 及び下側負荷抵抗Ｒ_L でタップされるよう、従来のベース接続回路が相補型ベース接続回路によって補われている本発明の第１の実施例が示されている。トランジスタＴ₁ によって形成された上側ベース接続回路の入力インピーダンスの変動は、トランジスタＴ₁ に相補型トランジスタＴ₂ を備えた回路の反対の変動によって平衡させられるので、影響が相互に打ち消し合い、入力インピーダンスＲ_INの電流依存性が、少なくとも小さい動作範囲の間で略一定である。
【００１５】
２個の出力Ｕ_OUT1及びＵ_OUT2は、同一信号を発生するので、一方の出力は不要である。従って、関係した動作の抵抗、上記例の場合にはＲ_L2を除去することが可能であり、別の出力で得られる電圧振幅と、電源電圧の低下した回路の相応した有用性とを同時に増加させる。技術的な理由から、ＮＰＮトランジスタはＰＮＰトランジスタよりも優れているので、好ましくは、図１の下側部の出力Ｕ_OUT2を無しで済ます方がよい。従って、孤立したＰＮＰトランジスタの代わりに、非常に簡単かつ費用的に低価格で製造可能なＰＮＰ基板の使用が可能である。
【００１６】
図２には、本発明の第２の実施例が示されている。図１に対応する回路内で相補型ＰＮＰを用いることにより、入力インピーダンスが改良されたとしても、回路の周波数域は、ＰＮＰトランジスタのより低いトランシット周波数のため、低下させられる。このため、図２の回路によれば、相補型トランジスタＴ₂ が、トランジスタＴ₁ と同一、即ち、同一タイプのトランジスタＴ₂ によって置き換えられるが、これは、負荷抵抗が無い場合に、ベース−エミッタ回路の電流−電圧特性がＰＮＰトランジスタとＮＰＮトランジスタに対し同一であるため、下側負荷抵抗Ｒ_L の省略によって可能になる。更に、入力ノードとベースの一定電位の間のトランジスタ特有の電流−電圧特性は、ベース接続回路の機能に決定的である。コレクタは一定電位であるので、トランジスタＴ₂ のベースが次にコレクタ電位であるよう、この機能がダイオードとして接続されたＮＰＮトランジスタＴ₂ によって同様に充足される。その上、トランジスタＴ₁ とＴ₂ に対し同一のトランジスタタイプを使用することにより、対称性のある回路の挙動が生成される。トランジスタの高い相互コンダクタンスの結果として、図２に示されたバイポーラ変形型は、特に、小さい信号（約１００ｍＶ）に適している。これにより、非常に低電力のデータ伝送が可能になるが、相応して低い妨害又は妨害からのシールドが必要である。
【００１７】
２個の対称に置かれた適当な負帰還抵抗Ｒ₁ 、Ｒ₂ は、一定入力インピーダンスを得るため要求される。負帰還抵抗Ｒ₁ 、Ｒ₂ と、寄生トランジスタインピーダンスとからなる全負荷帰還抵抗の大きさは、分析的に分かるように（図示しない）、入力インピーダンスＲ_INの略２／３に一致する。これは、実際に使用されるべき負帰還抵抗Ｒ₁ 、Ｒ₂ が寄生インピーダンスを考慮する必要があることを意味する。上記回路の入力インピーダンスは、両方のトランジスタが略同一の寸法をなす場合には略一定である。回路の対称性の結果として、差動入力インピーダンスの特性曲線は、例えば、“アーリー効果(early effect)”のような２次のオーダーの影響が無視されたとき、動作点Ｉ_IN＝０の周りで入力電流と略対称性がある。一般的に、トランジスタは理想的な挙動を行わないので、２次のオーダーの影響に起因して、対称性が不完全である。負帰還抵抗Ｒ₁ 及びＲ₂ が幾らか不一致の抵抗として選択されたならば、２次のオーダーの影響が低減され、特性曲線の対称性が増加される。
【００１８】
トランジスタＴ₁ のベースの電圧は、本発明に従って回路を動作させるため一定に保持される必要がある。これを行うため、一定の零入力電流Ｉ₀ が、ミラー分岐２によって構成された回路の複製に加えられる。この信号分岐１の複製２は、トランジスタＴ₁ 及びＴ₂ と対応するトランジスタＴ₃ 及びＴ₄ と、負帰還抵抗Ｒ₁ 及びＲ₂ と対応する抵抗Ｒ₃ 及びＲ₄ とからなる。ミラー分岐２は、信号分岐１と並列し、二つの分岐のトランジスタＴ₁ 及びＴ₃ の２個のベースは一体的に接続されている。両方の分岐は、同一の下側電位ＧＮＤである。上側で、分岐は、点Ｙで供給された上側電位Ｖ_DDである。ミラー分岐２のトランジスタＴ₃ のベース−コレクタ短絡によって、トランジスタＴ₁ のベースは一定電圧である。
【００１９】
入力インピーダンスの値は、上記電流ミラー原理に従って、構成要素の公差とは無関係に設定された被印加零入力電流Ｉ₀ と、負帰還抵抗Ｒ₁ 、Ｒ₂ の関数である。回路の製造後、即ち、生産処理の終了後に、最適な動作から離れることなく、上記値を変更し得ない。
トランジスタの温度依存性の挙動の結果として、図２のバイポーラ回路の場合に、零入力電流Ｉ₀ は、一定インピーダンスを生成するため絶対温度に比例することが必要である。絶対温度に比例する電流の生成は、技術用語“ＰＴＡＴ”電流源と呼ばれ、これ以上の説明を要しない。
【００２０】
図３には、バイポーラトランジスタＴ₁ 、Ｔ₂ 、Ｔ₃ 及びＴ₄ の代わりにＭＯＳトランジスタＭ₁ 、Ｍ₂ 、Ｍ₃ 及びＭ₄ が使用される本発明による回路の第３の実施例が示されている。この例の場合、回路配置は、図２によるバイポーラ変形型と同一である。図２の回路の場合と同様に、ＭＯＳ変形型は、一定の零入力電流の印加が回路の複製によって実現されたゲート接続モードのトランジスタＭ₁ 及びＭ₂ からなる。ミラー分岐２と呼ばれる信号分岐１の複製は、負帰還抵抗Ｒ₃ 及びＲ₄ と、トランジスタＭ₃ 及びＭ₄ とからなる。図３に示された負帰還抵抗Ｒ₁ 及びＲ₂ は、ＭＯＳ変形型の場合に、絶対的に欠くことができないと言う訳ではないので、省いても構わない。負帰還抵抗Ｒ₁ 及びＲ₂ が省略されたならば、ミラー分岐内の対応する抵抗も省くことが必要である。しかし、トランジスタＭ₂ のゲートは信号入力に直に接続されているので、負帰還抵抗がトランジスタＭ₂ の重大なゲート−ソース接続にある程度の保護を与える。同様に、関係Ｒ₁ 〜２／３Ｒ_INは、ＭＯＳ回路の場合に成立しない。ＭＯＳ変形型の場合と同様に、一致しない負帰還抵抗を合わせることにより、２次のオーダーの影響を略平衡させて除去し、回路の対称性を増加させることが可能である。
【００２１】
図４には、増幅器分岐によって補われた図３の回路が示されている。製造に関係した重大な偏りの結果として、ＭＯＳトランジスタＭ₁ 及びＭ₂ のパラメータ内で、ＭＯＳ回路、即ち、付加的な増幅器分岐の場合には、付加的な測定を行う必要がある。対称的に示された増幅器は、以下の式
Ｕ₀ ＝Ｕ_REF ＋Ｒ_REF ・Ｉ₀
が満たされるよう零入力電流を制御する。上記直線的な規則の場合、ＮＭＯＳトランジスタのパラメータの入力インピーダンスＲ_INに対する影響の良好な補償を得ることが可能である。温度を補償するため、Ｕ_REF は温度が増加すると共に減少しなければならない。増幅器は、従来の演算増幅器を用いて製造される。図示された回路は、原理的に、ＰＭＯＳパラメータ又は電源電圧の何れにも依存しない。電力消費を削減するため、必ずしも急速な変化を平衡させて除去する必要がないので、増幅器及び基準分岐内の制御用の零入力電流が非常に小さくなるよう選択される。Ｉ₀ に比例する負荷抵抗と並列接続された電流源によって、この段の電圧利得がより高くなるよう選択される。
【００２２】
図５には、図２の回路に対する対称的な相補型回路が、信号分岐１と同一であり、信号分岐１とミラー分岐２の間に設けられた基準分岐３によって表わされている。信号分岐１と同様に、対称性のある分岐３は、負荷抵抗Ｒ_L と、ベース接続モードの上側トランジスタＴ₅ と、２個の負帰還抵抗Ｒ₅ 及びＲ₆ と、ダイオードとして接続された下側トランジスタＴ₆ とからなる。トランジスタＴ₅ のベースは、ミラー分岐２によって一定電位に保たれる。基準分岐３は信号入力を有しないので、ミラー分岐２の加えられた電流Ｉ₀ は、常に基準分岐の中を流れる。この回路の出力信号Ｕ_OUT は、負荷抵抗Ｒ_L1及びＲ_L2を介して上側電位Ｖ_DDに接続されたトランジスタＴ₁ とＴ₅ のコレクタの間でタップされる。その動作を以下に説明する。
【００２３】
信号入力電流Ｉ_INが無い場合に、零入力電流Ｉ₀ が信号分岐１と基準分岐３の両方の中を流れるので、出力信号Ｕ_OUT はゼロであり、両方の端子が従って同一電位である。正の信号入力電流Ｉ_INの場合には、トランジスタＴ₁ を流れる電流は少量であり、その結果として、Ｒ_L1の電圧が低下する。しかし、Ｒ_L2の電圧は同一状態に保たれるので、その結果として、出力電圧Ｕ_OUT が負になる。負の信号入力電流の場合には、対応する応答が逆転されるので、Ｕ_OUT の符号が相応して逆転され、出力電圧Ｕ_OUT が正になる。
【００２４】
換言すれば、出力信号Ｕ_OUT は、基準分岐によって形成された“ゼロ”基準電位に関して対称的である。図５に対応する本発明の受信器回路は、電流しか評価しないので、送信器（図示しない）の技術は問題ではなく、即ち、例えば、受信器がバイポーラで設計された場合に、送信器がＭＯＳ技術で設計されても構わない。更に、送信器の電源電圧（例えば、５Ｖ、３Ｖ又は２Ｖ）の性質による影響がなく、送信器のＧＮＤ電位は、ある限度の範囲内で受信器のＧＮＤ電位とは相違してもよく、種々のＧＮＤ電位の差が時間と共に変動しない限り、即ち、電位の間に“ハム”が存在しない限り、信号処理に影響を与えることがない。電流の評価に起因して、ＧＮＤ電位の間の電位差の発生が許容されるので、１本の線路しか必要とされない。従って、異なる電源電圧を備えた回路の間のインタフェースとして上記回路を使用することが可能である。
【００２５】
一般的に言うと、上記回路は、チップ−ツウ−チップ接続、チップ上（即ち、チップ内）の接続、及び、アナログ回路のため使用可能である。本発明による回路の実施例の上記分岐、即ち、信号分岐、ミラー分岐及び基準分岐は、製造技術の点で同一であることが必要である。上記例の場合、上側トランジスタの各々と、下側トランジスタの各々が、上側負帰還抵抗の各々と、下側負帰還抵抗の各々と共に、同一であることが重要である。これに対し、上側トランジタは下側トランジスタとは異なり、従って、上記の如く回路の対称性を増大させるため、上側負帰還抵抗が下側負帰還抵抗とは異なる。
【図面の簡単な説明】
【図１】トランジスタと相補型トランジスタを備えた本発明の第１の実施例の回路図である。
【図２】同一のトランジスタを備えた本発明の第２のバイポーラ変形型の実施例の回路図である。
【図３】ＭＯＳトランジスタを備えた本発明の第３の実施例の回路図である。
【図４】付加的な増幅器部を備えた図３に対応する回路図である。
【図５】対称性のある分岐によって補われた図２又は図３に従う回路図である。
【図６】従来のベース接続回路を表わす図である。
【符号の説明】
１ 信号分岐
２ ミラー分岐
３ 基準分岐
４ 増幅器
５ 演算増幅器
Ｒ_IN 入力インピーダンス
Ｉ_IN 信号入力電流
Ｔ₁ ，Ｍ₁ ，Ｔ₃ ，Ｍ₃ ，Ｔ₅ ，Ｍ₅ 上側トランジスタ
Ｔ₂ ，Ｍ₂ ，Ｔ₄ ，Ｍ₄ ，Ｔ₆ ，Ｍ₆ 下側トランジスタ
Ｒ_L ，Ｒ_L1，Ｒ_L2 負荷抵抗
Ｒ₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄ ，Ｒ₅ ，Ｒ₆ 負帰還抵抗
Ｉ₀ 零入力電流
Ｕ_OUT 出力信号
Ｖ_DD 上側電位
ＧＮＤ 下側電位
Ｕ_REF 基準電位
Ｒ_REF 基準抵抗

Claims (10)

1. 共通ベースモード若しくは共通ゲートモードで動作する上側トランジスタと、
   上側トランジスタのコレクタ若しくは対応した電界効果トランジスタ電極と上側電位の間に設けられ、出力信号を生成する負荷抵抗と、
   上側トランジスタと下側電位の間にコレクタ−エミッタ路若しくはソース−ドレイン路が設けられている下側トランジスタとを有し、
   一定バイアス電圧又は一定ゲート電圧が供給される上側トランジスタのエミッタ若しくは対応した電界効果トランジスタ電極により信号入力が形成される、
   入力インピーダンスが一定である受信器回路であって、
   前記上側トランジスタと前記下側トランジスタは同一のトランジスタであり、下側トランジスタはダイオードとして接続され、
   第１の負帰還抵抗と第２の負帰還抵抗が前記上側トランジスタと前記下側トランジスタの間に接続され、
   信号入力は、前記第１の負帰還抵抗と前記第２の負帰還抵抗の間に設けられている、
   ことを特徴とする受信器回路。
2. 前記下側トランジスタと前記第２の負帰還抵抗の順序が入れ替えられていることを特徴とする請求項１記載の受信器回路。
3. 信号分岐の回路の複製であるミラー分岐が電流ミラーの原理に従って更に設けられ、
   前記ミラー分岐は、前記上側トランジスタ、下側トランジスタ、並びに、前記第１の負帰還抵抗及び前記第２の負帰還抵抗を含み、
   ミラー分岐には、前記上側トランジスタのベース電圧又はゲート電圧を一定に保つ一定零入力電流が印加される、
   ことを特徴とする請求項２記載の受信器回路。
4. 前記上側トランジスタと前記下側トランジスタはバイポーラトランジスタであり、
   前記第１の負帰還抵抗と前記第２の負帰還抵抗は同一の抵抗である、
   ことを特徴とする請求項１乃至３のうちいずれか１項記載の受信器回路。
5. 前記第１の負帰還抵抗と前記第２の負帰還抵抗は互いに異なることを特徴とする請求項１乃至３のうちいずれか１項記載の受信器回路。
6. 前記第１の負帰還抵抗は、入力抵抗の略３分の２に一致する抵抗であることを特徴とする請求項４又は５項記載の受信器回路。
7. 前記零入力電流はＰＴＡＴ電流源により発生され、前記零入力電流は絶対温度に比例することを特徴とする請求項３乃至６のうちいずれか１項記載の受信器回路。
8. 基準抵抗及び基準電圧を伴う付加的な増幅器を更に有し、
   前記付加的な増幅器は、
   Ｕ₀＝Ｕ_REF＋Ｒ_REF・Ｉ₀
   が満たされるように零入力電流を制御する、
   ことを特徴とする請求項３乃至７のうちいずれか１項記載の受信器回路。
9. 前記付加的な増幅器は差動増幅器を含むことを特徴とする請求項８記載の受信器回路。
10. 前記信号分岐の更なる複製が前記信号分岐と前記ミラー分岐の間に基準分岐として設けられ、
    前記基準分岐は、更なる上側トランジスタ及び更なる下側トランジスタと、前記更なる上側トランジスタと前記更なる下側トランジスタの間に設けられた２個の抵抗とを含み、
    前記基準分岐の前記更なる上側トランジスタのベースは一定電圧に保たれ、出力信号は、第１の負荷抵抗を介して上側電位に接続された、前記信号分岐の前記上側トランジスタのコレクタと、第２の負荷抵抗を介して上側電位に接続された、前記基準分岐の前記更なる上側トランジスタのコレクタの間でタップされる、
    ことを特徴とする請求項３乃至９のうちいずれか１項記載の受信器回路。

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