JPH02260915A - トランジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は第１差動増幅器として接続され、且つ共通電極
を経て共通ノードに結合させた第１及び第２トランジス
タを具えており、電流ミラーの入力回路網を第１出力端
子を経て前記第１トランジスタの主チャネルに含め、前
記電流ミラーの出力回路網を第２出力端子を経て前記第
２トランジスタの主チャネルに含めたトランジスタ回路
に関するものである。

（従来の技術） 斯種の回路はボルト、リンチャート及びウィンストン（
）ｌｏｆｔ、Ｒｉｎｃｈａｒｔ　ａｎｄ　Ｗｉｎｓｔｏ
ｎ）社より１９８７年に発行されたアラン（Ａｌａｎ）
及びホルベルグ（Ｈｌｂ−ｅｒｇ）によるｒ　Ｃ０Ｍ５
アナログ回路の設計」の第２７４頁の第６゜２−１図か
ら既知である。これには第１トランジスタＭ１と、第２
トランジスタＭ２と、トランジスタＭ３及びｈ４から成
る電流ミラーとを具えている差動増幅器が記載されてい
る。

（発明が解決しようとする課Ｈ） 上記文献に記載されている差動増幅器は入力信号ＶＣ＋
及びＶＯ２の変化に迅速に応答するため、この増幅器の
応答時間は短い。しかし、斯かる増幅器の入力オフセッ
ト電圧は比較的高くなり、このことは特にＥＣＬ信号を
増幅するのに不都合である。

差動増幅器の利得を高くすると、入力オフセット電圧は
一般に減少する。しかし、利得を高くすると、増幅器の
入力端子におけるステップ状の信号変化に対するこの増
幅器の応答（ステップ応答）は、増幅器を出力バッファ
にて帰還させる場合に一層多くのオーバーシュートを呈
する。このことは特に回路をディジタル（ＥＣＬ）信号
の増幅用に用いる場合に実際上不都合となることがしば
しばある。

本発明の目的は差動増幅器の応答時間が従来の差動増幅
器の応答時間以上とはならず、帰還トランジスタ回路の
ステップ応答がオーバーシュートを殆ど、又は全く呈さ
す、しかも差動増幅器の入力オフセット電圧が十分に低
（なるようにしたトランジスタ回路を提供することにあ
る。

（課題を解決するための手段） 上記目的を達成するために、本発明によるトランジスタ
回路は、当該トランジスタ回路が第２差動増幅器も具え
、該第２差動増幅器の第１及び第２入力端子を前記第１
及び第２出力端子にそれぞれ結合させ、前記第２差動増
幅器の出力端子を前記第１及び第２出力端子への共通電
流供給モード用及び前記第１及び第２出力端子からの共
通電流排流モード用の電流可制御導体手段に結合させた
ことを特徴とする。

本発明によるトランジスタ回路によれば、第２差動増幅
器が第１差動増幅器の出力端子におけるオフセット電圧
を増幅し、且つ電流可制御導体手段を出力端子を経て駆
動させるため、第１及び第２出力端子への共通の電流供
給モード又は第１及び第２出力端子からの共通の電流排
流モードが第１差動増幅器の出力端子におけるオフセッ
ト電圧を減少させると云う利点がある。この結果、第１
差動増幅器の出力端子を、例えば斯種の差動増幅器を具
えている論理出力バッファにおいてその差動増幅器の入
力端子に帰還させる場合に、第１差動増幅器の入力オフ
セット電圧も低下する。さらに、第１差動増幅器に対す
る利得を低くすることができるため、帰還トランジスタ
回路にオーバーシュートが全く、又は殆ど生じなくなり
、オフセット電圧は最早第１差動増幅器の利得に関連し
なくなる。

本発明によるトランジスタ回路の好適例では、前記第１
差動増幅器の入力信号の変化に反応して前記第１及び第
２出力端子の信号が変化する第１応答時間が、前記第１
及び第２出力端子における信号の変化に反応して前記第
２差動増幅器の出力信号が変化する第２応答時間よりも
短くなるようにする。この結果、差分入力信号が変化す
る場合に、第１差動増幅器の出力端子におけるオフセッ
ト電圧が第２差動増幅器により成る遅延時間後にのみ増
幅されるため、オフセット電圧は電流可制御導体手段に
より斯かる遅延後にのみ低下する。

これにより帰還状態にてトランジスタ回路が不安定にな
らず、又不所望な発振も防止される。

本発明によるトランジスタ回路はオフセット電圧の発生
を低下させる回路である。斯様な回路はアナログ回路に
も首尾良く用いることができる。

しかし、以下の説明では論理出力バッファに本発明によ
るトランジスタ回路を用いる例のみについて説明する。

以下図面を参照して説明するに１．先ず第１図は既知の
論理出力バッファを示す。この出力バッファは既知の差
動増幅器１及びＰＭＯＳトランジスタＰ１を具えている
。差動増幅器１の出力端子をトランジスタＰ１のゲート
に接続する。トランジスタＰ１のソースを第１電源端子
Ｕ１に接続し、トランジスタＰ１のドレインを出力端子
４に接続すると共に差動増幅器１の非反転入力端子３に
帰還結合させる。

差動増幅器ｌの反転入力端子２は電圧端子Ｕ３又はＵ４
から到来する入力信号を受信する。出力端子４と電源端
子Ｕ５　（例えばＥＣＬ回路の場合には一２Ｖ）との間
に負荷インピーダンスＺ０を接続している。

第１図に示す回路はつぎのように作動する。差動増幅器
ｌはその入力端子２及び３の入力電圧をトランジスタＰ
１と帰還作用とにより等しくなるようにする。従って、
入力端子２及び３における入力電圧が等しくなると、出
力端子４の出力電圧は差動増幅器１の入力端子２におけ
る入力電圧に等しくなる。出力端子４の電圧は、それが
あたかも入力端子２の電圧であるかのようにその入力端
子２の電圧を「追跡」する。しかし、入力電圧の「追跡
」精度は差動増幅器ｌの利得係数に依存する。この利得
係数が高くなったり、又は低くなったりすると、「追跡
」精度もそれぞれ高くなったり、低くなったりする。

しかし、差動増幅器１が高い利得係数を有すると、第１
図に示した回路は不安定になりがちであり、しかも場合
によってはトランジスタＰ１の寄生容量ｃ＊−と容量性
負荷Ｚ０のために発振し始めることがある。しかし、利
得係数が僅かに低い差動増幅器１を用いると、ステップ
応答にかなりのオーバーシュートが必然的に生じ、特に
論理出力バッファの場合には斯様なオーバーシュートは
不所望とされることが多々ある。

（実施例） 以下本発明を実施例につき説明するに、第２Ａ図は上述
したような欠点が生じないようにした本発明によるトラ
ンジスタ回路を具えている論理出力バッファの一例を示
す。ここに、第１図の素子に相当するものには同一符号
を付して示しである。

この例の場合の差動増幅器ｌはつぎの各素子、即ち差動
増幅器１０．２個のＰＭＯＳトランジスタＰ２及びＰ３
．４個のＮＭＯＳ　ｌ−ランジスタＮ１〜Ｎ４及び１個
のコンデンサＣを具えている。トランジスタＰ２及びＰ
３のソースを互いに接続して、電源端子Ｕ１に接続する
。トランジスタＰ２及びＰ３のゲートを互いに接続して
、差動増幅器１０の非反転入力端子８に接続する。トラ
ンジスタＰ２及びＰ３のゲートをトランジスタＰ３のド
レイン及びトランジスタＮ２のドレインにも接続する。

トランジスタＰ２のドレインをノード５を経て差動増幅
器１０の反転入力端子７と、トランジスタＰ１のゲート
と、トランジスタＮ１のドレインとに接続する。トラン
ジスタＮ１とＮ３及びＮ２とＮ４のドレインをそれぞれ
互いに接続する。さらに、トランジスタＮｌ、Ｎ２．Ｎ
３及びＮ４のソースを互いに接続して、第２電源端子Ｕ
２に接続する。トランジスタＮ３及びＮ４の相互接続し
たゲートと第２電源端子Ｕ２との間にコンデンサＣを接
続する。トランジスタＮ１及びＮ２のゲートは入力信号
２及び３をそれぞれ受信する。本発明によるトランジス
タ回路を具える論理出力バッファは集積回路に有利に用
いることができる。

第２八図に示す論理出力バッファの作動はつぎの通りで
ある。トランジスタＮ１のゲートは電圧端子Ｕ３又はＵ
４から到来する電圧を受電する。電圧端子Ｕ３及びＵ４
はエミッタ結合論理信号（ＥＣＬ）用の標準規格に一致
する信号用の電源端子Ｕ１に対して例えば−〇、９ｖ及
び−１，７ｖの電圧をそれぞれ搬送することができる。

既に述べたように、トランジスタＮｌ。

Ｎ２及びＰ２．Ｐ３は既知の差動増幅器を形成する。

差動増幅器１におけるコンポーネント１０．Ｎ３．Ｎ４
及びＣがないと、前述したようにノード５と６との間に
オフセット電圧が生ずることになる。

本発明によれば、差動増幅器１０がノード５と６との間
に現われるオフセット電圧を検出して、このオフセット
電圧を増幅してトランジスタＮ３及びＮ４のゲートに供
給する。

ノード６の電圧がノード５の電圧以上になると、差動増
幅器１０の出力信号は正となるため、トランジスタＮ３
及びＮ４がターン・オンする。この結果、追加の電流Ｉ
がノード５及び６から排流される。

この電流Ｉは電源端子Ｕ１からトランジスタＰ２及びＰ
３によって排流されるため、トランジスタＰ２及びＰ３
のゲートとソースとの間の電圧が増加する。トランジス
タＰ３のゲートとドレインは共通であるため、この場合
にノード６の電圧は低下する。しかしノード５の電圧は
トランジスタＰ２を流れる電流には全く依存しないか、
又はごく僅かに依存するだけである。トランジスタＰ３
を流れる追加の電流■は電流ミラーＰ２．Ｐ３によりト
ランジスタＰ２にも発生する。しかし、トランジスタＮ
３も電流Ｉを排流させるため、ノード５の電圧が付加的
に高くなることはない。このように、ノード６の電圧は
低下し、又ノード５の電圧は同じ電圧のままであるため
、差動増幅器１０及びトランジスタＮ３．Ｎ４はオフセ
ット電圧を最小とし、少な（ともそれをほぼ除去する。

トランジスタＮ３及びＮ４のゲートと第２電源端子Ｕ２
との間に接続したコンデンサＣは、入力端子７及び８の
信号変化に反応する第２差動増幅器１０の応答時間をほ
ぼ全面的に決定する。従って、ノード５及び６のオフセ
ット電圧はトランジスタＮ１のゲート２における信号変
化に応答して成る遅延時間後にのみ除去される。従って
、一方では差動増幅器１０とトランジスタＮ３及びＮ４
とにより形成される帰還ループがトランジスタ回路に不
安定性が導入されるのを防ぎ、又他方ではオフセット電
圧も遅延時間後にやはり除去される。トランジスタＮ１
及びＮ２のソースを電源端子Ｕ２に直接接続するため、
ノード５と６との間のオフセット電圧もトランジスタＮ
１及びＮ２のソースを電流源を介して電源端子Ｕ２に接
続する場合よりも低くなる。

第２Ｂ図は本発明による論理出力バッファの他の例を示
す。この出力バッファは第２Ａ図につき説明したものに
ほぼ相当するものであるが、この第２Ｂ図の例の場合に
はトランジスタＮ３及びＮ４の代りに単一のＮＭＯＳト
ランジスタＮ８を用いる。トランジスタＮ１及びＮ２の
ソースも第２電源端子ｕ２に直接接続しないで、トラン
ジスタＮ８のチャネルを介して第２電源端子Ｕ２に接続
する。トランジスタＮ８のゲートは差動増幅器１０の出
力端子に接続する。

第２Ｂ図に示した論理出力バッファの作動は第２Ａ図に
示した論理出力バッファの作動にほぼ相当する。トラン
ジスタＮ８が差動増幅器１０によってターン・オンされ
ると、ノード５及び６から追加の電流Ｉが流出する。こ
れらの追加の電流値はトランジスタＰ２とＰ３とによる
ミラー効果のためにほぼ等しくなる。従ってトランジス
タＮ８は電流２■を通電する。

第３図は第１及び第２図の論理出力バッファに発生する
出力信号のステップ応答を示す電圧／時間線図である。

信号２０は差動増幅器ｌの入力端子２に入力信号として
供給される。瞬時ｔ０に入力信号は論理低レベル（−１
，７Ｖ）から論理高レベル（−０，９Ｖ）に変化する。

破線で示す信号２１は、差動増幅器１がトランジスタＮ
３．Ｎ４及びコンデンサＣと共に第２差動増幅器１０を
含まず、しかも差動増幅器ｌの利得が高い場合に、二〇
差動増幅器１の入力端子３における電圧変化を時間の関
数として示したものである。

差動増幅器１の利得が高いため、信号２１の電圧は結局
は信号２０の電圧に等しくなって、オフセット電圧が最
終的には極めて低く、又は零に等しくなる。しかし、瞬
時ｔｌにおいて信号２１は入力信号２０に対してかなり
のオーバーシュートを呈している。

論理出力バッファ（例えばＥＣＬ標準信号レベルに好適
なもの）では、斯様なオーバーシュートは容認できない
か、或いは少なからず望ましいことではない。利得をさ
らに高くすると、信号２１は自然に発振し続けることに
なる。

鎖線で示す信号２２も差動増幅器ｌの入力端子３におけ
る電圧の変化を時間の関数として示したものである。二
〇差動増幅器１もトランジスタＮ３．Ｎ４及びコンデン
サＣと共に第２差動増幅器１０を含むものではない。本
例における差動増幅器１の利得は信号２１を出力信号と
する前節で述べた例における差動増幅器１の利得よりも
ずっと低くする。前例における信号２０に対して、信号
２２はオーバーシュートを呈さないが、この信号２２は
入力信号２ｏの最終電圧に等しい電圧にまで達しなくな
る。この場合にはオフセット電圧ＶＯ３が存在する。こ
のオフセット電圧Ｖ。、も論理出力バッファにとっては
不所望である。その理由は、論理出力バッファの出力は
その入力を極めて正確に「追跡」する必要があるからで
ある。

実線にて表わす信号２３は本発明による差動増幅器１の
入力端子３における電圧変化を時間の関数として示した
ものである。この信号２３は瞬時ｔ０後に短期間信号２
２を追跡する。差動増幅器１０により導入される遅延の
ために、トランジスタＮ３及びＮ４はまだターン・オン
されず、従ってこの期間中の信号２３は専ら差動増幅器
１における素子Ｎｌ、Ｎ２．Ｐ２及びＰ３によって決定
される。これらの素子の利得を低くなるように選定する
。瞬時ｔ、後に、差動増幅器１０とコンデンサＣとによ
るＲＣ遅延時間はほぼｔｌ−ｔｏに等しくなり、差動増
幅器１０とトランジスタＮ３．Ｎ４の作動が実際上目立
つようになる。差電圧Ｖ。、は減少して、結局はほぼ０
となる。これがため、本発明による論理出力バッファは
オーバーシュートを呈さす、しかもオフセット電圧も現
われない。

第４図は本発明による論理出力バッファの好適例を示す
。第４図に示したこの回路は第２Ａ図及び第２Ｂ図６ご
示したものにほぼ相当し、ここに第１及び第２図に示し
た素子に対応するものには同一符号を付して示しである
。この第４図の例では差動増幅器１０を２個のＰＭＯ３
）ランジスタＰ４及びＰ５と、２個のＮＭＯＳ　）ラン
ジスタＮ５とＮ６とにより実現する。

ノード５と６との間には抵抗Ｒを接続する。第２図のＮ
ＭＯＳ　トランジスタＮ３及びＮ４の代りに２個のＰＭ
ＯＳトランジスタＰ６及びＰ７を用い、これらのトラン
ジスタＰ６及びＰ７のソースを第１電源端子Ｕ１に接続
する。トランジスタＰ６及びＰ７の共通ゲートと第１電
源端子０１との間にコンデンサＣを接続する。

トランジスタＰ４及びＰ５のソースを第１電源端子Ｕ１
に接続する。トランジスタＰ４のゲート及びトランジス
タＰ５のゲートは差動増幅器１０の反転入力端子７及び
非反転入力端子８をそれぞれ形成する。トランジスタＰ
５のドレインをトランジスタＮ６のドレインと、トラン
ジスタＮ５及びＮ６のゲートとに接続する。トランジス
タＮ５及びＮ６のソースを第２電源端子ｕ２に接続する
。

第４図に示した論理出力バッファの作動は主として第２
図に示した論理出力バッファの作動に相当する。この場
合には第２図の差動増幅器１０をトランジスタＰ４．Ｐ
５．Ｎ５及びＮ６により既知の方法で実現する。ノード
５と６との間に接続した抵抗ＲはトランジスタＮｌ　、
　Ｎ２．　Ｐ２及びＰ３から成る増幅段の利得を低減さ
せるように作用する。前述したように、これは斯かる増
幅段のステップ応答におけるオーバーシュートを排除す
る。ノード５と６との間のオフセット電圧は第２図につ
き既に述べたように、（トランジスタＰ４．Ｐ５．Ｎ５
及びＮ６から成る）差動増幅器１０とトランジスタＰ６
及びＰ７とによって少なくとも実質上は除去される。

第５図は本発明によるトランジスタ回路を具えている出
力バッファの他の好適例を示す。第５図に示すこの回路
は第４図に示したものにほぼ相当し、ここに第４図の素
子に相当するものには同じ参照番号及び記号にて示しで
ある。第５図に示す回路では第４図のトランジスタＰ４
．Ｐ５及びＮ６の代りにトランジスタＰ８．Ｐ９．Ｎ７
．Ｎ８を用いる。これらのトランジスタも第２八及び第
２Ｂ図に示したように差動増幅器１０を形成する。しか
し、トランジスタＮ７及びＮ８は差動増幅器の入力トラ
ンジスタを形成せず、トランジスタＰ８及びＰ９は電流
ミラーを形成する。トランジスタＰ８及びＰ９のソース
を第１電源端子Ｕ１に接続する。トランジスタＰ８及び
Ｐ９のゲートを互いに接続してトランジスタＰ９のドレ
インに接続する。トランジスタＰ８及びＰ９のドレイン
をトランジスタＮ７及びＮ８のドレインにそれぞれ接続
する。トランジスタＮ７のゲートをノード５に接続し、
トランジスタＮ８のゲートをノード６に接続する。

トランジスタＮ７及びＮ８のソースを第２電源端子Ｕ２
に接続する。

第５図に示した論理出力バッファの作動は主として第４
図に示した論理出力バッファの作動に相当スる。この場
合の差動増幅器１ｏはトランジスタＰ８．Ｐ９．Ｎ７及
びＮ８によって既知の方法で実現する。

温度変動及び製造公差による影響を全く同じにして、第
４図に示す出力バッファと第５図に示す出力バッファと
を比較するシミュレーションを行なった所、第５図の論
理出力バッファの方が精度が高くなることを確めた。

本発明によるトランジスタ回路は、トランジスタ回路を
ＣＭＯＳ技術で構成するＥＣＬコンパチブル出力バッフ
ァに首尾良く用いることができる。

【図面の簡単な説明】

第１図は差動増幅器を含む従来の論理出力バッファを示
す回路図； 第２Ａ図は本発明によるトランジスタ回路を具えている
論理出力バッファの一例を示す回路図；第２Ｂ図は本発
明によるトランジスタ回路を具えている論理出力バッフ
ァの他の例を示す回路図；第３図は第２Ａ図及び第２Ｂ
図に示すトランジスタ回路に発生する多数の信号の変化
を示す電圧／時間線図； 第４図は本発明によるトランジスタ回路を具えている出
力バッファの好適例を示す回路図；第５図は本発明によ
るトランジスタ回路を具えている出力バッファの他の例
を示す回路図である。 １・・・第１差動増幅器 ４・・・論理出力バッファの出力端子 ５．６　・・・ノード １０・・・第２差動増幅器 Ｐ１〜Ｐ９・・・ＰＭＯＳ　）ランジスタＮ１〜Ｎ８・
・・ＮＭＯＳトランジスタ０１．１２．Ｕ５・・・電源
端子 １３．Ｕ４・・・電圧端子 Ｚｏ・・・負荷インピーダンス Ｃ・・・コンデンサ Ｒ・・・抵抗

Claims (1)

1. 【特許請求の範囲】 １、第１差動増幅器として接続され、且つ共通電極を経
   て共通ノードに結合させた第１及び第２トランジスタを
   具えており、電流ミラーの入力回路網を第１出力端子を
   経て前記第１トランジスタの主チャネルに含め、前記電
   流ミラーの出力回路網を第２出力端子を経て前記第２ト
   ランジスタの主チャネルに含めたトランジスタ回路にお
   いて、当該トランジスタ回路が第２差動増幅器も具え、
   該第２差動増幅器の第１及び第２入力端子を前記第１及
   び第２出力端子にそれぞれ結合させ、前記第２差動増幅
   器の出力端子を前記第１及び第２出力端子への共通電流
   供給モード用及び前記第１及び第２出力端子からの共通
   電流排流モード用の電流可制御導体手段に結合させたこ
   とを特徴とするトランジスタ回路。 ２、前記第１差動増幅器の入力信号の変化に反応して前
   記第１及び第２出力端子の信号が変化する第１応答時間
   が、前記第１及び第２出力端子における信号の変化に反
   応して前記第２差動増幅器の出力信号が変化する第２応
   答時間よりも短くなるようにしたことを特徴とする請求
   項１に記載のトランジスタ回路。 ３、前記電流可制御導体手段を前記第１及び第２出力端
   子に結合させたことを特徴とする請求項１又は２に記載
   のトランジスタ回路。 ４、前記電流可制御導体手段が第５及び第６トランジス
   タを具え、これらの第５及び第６トランジスタの制御電
   極を前記第２差動増幅器の出力端子に接続し、前記第５
   及び第６トランジスタのチャネルを前記各第１及び第２
   出力端子と電源端子との間に接続したことを特徴とする
   請求項３に記載のトランジスタ回路。 ５、前記電流可制御導体手段を共通ノードに接続したこ
   とを特徴とする請求項１、２、３又は４のいずれかに記
   載のトランジスタ回路。 ６、前記共通ノードを電源端子に直接接続したことを特
   徴とする請求項１〜５のいずれかに記載のトランジスタ
   回路。 ７、前記電流可制御導体手段が第７トランジスタを具え
   、該第７トランジスタの制御電極を前記第２差動増幅器
   の出力端子に接続し、前記第７トランジスタのチャネル
   を前記共通ノードと電源端子との間に接続したことを特
   徴とする請求項５に記載のトランジスタ回路。 ８、前記第２差動増幅器が第３及び第４トランジスタを
   具え、これらのトランジスタを差動増幅器として接続す
   ると共に各制御電極によって前記第１及び第２出力端子
   にそれぞれ結合させ、前記第３トランジスタの主チャネ
   ルに他の電流ミラーの入力回路網を含め、該電流ミラー
   の出力回路網を前記第２差動増幅器の出力端子を経て前
   記第４トランジスタの主チャネルに含めたことを特徴と
   する請求項１又は２に記載のトランジスタ回路。 ９、前記第３及び第４トランジスタをｎ導電形のものと
   したことを特徴とする請求項７に記載のトランジスタ回
   路。 １０、前記制御電極を容量性の素子を経て電源端子にも
   結合させたことを特徴とする請求項４又は７のいずれか
   に記載のトランジスタ回路。 １１、前記第１出力端子と第２出力端子との間に抵抗を
   結合させたことを特徴とする請求項１〜１０のいずれか
   に記載のトランジスタ回路。 １２、請求項１〜１１のいずれかに記載のトランジスタ
   回路を具えている論理出力バッファ。 １３、請求項１〜１１のいずれかに記載のトランジスタ
   回路を具えている集積回路。