CN1044554A - 晶体管电路 - Google Patents

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Abstract

一种晶体管电路包括一个由差分对和电流镜组成的第一差分放大器，按照本发明的一个晶体管电路，包括一第二差分放大器，该放大器测量差分偏移电压，同时借助于共模电流反馈减少该偏移电压，因此，晶体管电路提供一个具有高速和低偏移电压的稳定的放大器。因此，这样一种晶体管电路可以方便地应用到一个逻辑输出缓冲器中，由此，例如一个ECL输出缓冲器可以用CMOS电路来实现。

Description

本发明涉及一种晶体管电路，它包括经过-公共电极耦合到公共结点上的并连接成为第一差分放大器的第一和第二晶体管，一个经过第一输出端的包括在第一晶体管主沟道中的电流镜（current    mirror）的输入网络，一个经过第二输出端的包括在第二个晶体管的主沟道中的电流镜的输出网络。
1987年由Holt，Rinchart和Winston公司出版的，由Alan和Holberg所著的“CMOS模拟电路设计”中的第274页，图6-2-1得知所陈述的一种电路，它描述了一种包括第一晶体管M1，第二晶体管M2以及由晶体管M3和M4组成的电流镜的一种差分放大器。所描述的这种差分放大器能迅速地响应输入信号VG1和VG2的变化，因此，这种放大器具有短的响应时间，然而，它也有一个有害的比较高的输入偏移电压，当于用放大ECL信号时特别值得注意。当差分放大器的增益增大时，输入偏移电压通常就减小。然而，在增益增大时，当放大器在输出缓冲器中反馈时，在放大器的输入端上对一个阶梯信号变化的响应表现出更甚的尖峰。特别是，当电路用作放大的数字信号（ECL）时，在实践中往往是不希望的。
本发明的目的之一是提供一种晶体管电路。其中，放大器不超过现有差分放大器的响应时间，然而其中反馈晶体管电路的阶梯响应显示不出来或者基本上没有尖峰。并且差分放大器的输入偏移电压也更低。
为达此目的，按照本发明的晶体管电路，其特征在于它还包括一个第二差分放大器，它的第一和第二输入端分别耦合到第一和第二输出端，所说的第二差分放大器的输出端耦合到用于施加共模电流到第一和第二输出端并泄放来自第一和第二输出端的共模电流的可控导流装置（controllable    current    conductor    means）。
根据本发明的晶体管电路，它显现出的优点在于第二差分放大器放大第一差分放大器输出端上的偏移电压，并经过输出端驱动可控导流装置，因此，施加共模电流至第一及第二输出端或者从第一和第二输出端泄放共模电流将降低第一差分放大器输出端的偏移电压。结果，当差分放大器的输出反馈到它的输入时，第一差分放大器的偏移电压也减少，例如，在一个逻辑输出缓冲器中包含那种差分放大器。然而，在反馈晶体管电路里的阶梯响应没有或者很难有任何尖峰发生，因为对于第一个差分放大器来说可以选择低的增益，偏移电压与第一差分放大器的增益不再有联系。
按照本发明的晶体管电路的一个最佳实施例，其特征在于：在第一和第二输出端上信号变化对第一差分放大器输入信号变化反应的第一响应时间比在第二差分放大器输出端上信号变化对在第一和第二输出端上信号变化反应的第二响应时间要短。结果，在不同的输入信号变化的情况下，在第一差分放大器输出端的偏移电压将通过一定延迟才被第二差分放大器放大，因此，只是在该延时之后，导流装置才减小偏移电压。在反馈情况下，这可以防止晶体管电路出现不希望的特性以及防止不希望的振荡。
根据本发明的晶体管电路是一个能减小偏移电压的电路，象这样的电路也可成功地应用到模拟电路里，然而，在下面，仅仅作为例子来描述将根据本发明的晶体管电路应用在一逻辑输出缓冲器中。
下面将参考附图对本发明详细加以描述：
图1表示一个已知的包括一个差分放大器的逻辑输出缓冲器。
图2A表示按本发明的包括一个晶体管电路的逻辑输出缓冲器的实施例。
图2B表示按本发明的包括一个晶体管电路的逻辑输出缓冲器的另一个实施例。
图3表示说明图2中晶体管电路里产生的若干信号变化的电压/时间曲线图。
图4表示按本发明的包括一个晶体管电路的输出缓冲器的最佳的实施例。以及
图5表示按本发明的包括一个晶体管电路的一个输出缓冲器的另一实施例。
图1表示一个逻辑输出缓冲器。该输出缓冲器包括一个已知的差分放大器1和PMOS晶体管P1，差分放大器1的输出连接到晶体管P1的栅极上，晶体管P1的源极连接到第一电源端U1上，晶体管P1的漏极连接到输出端4上并返回来耦合到差分放大器1的同相输入端3上，差分放大器1的反相输入端2接收从电压端U3或U4产生的输入信号。输出端4和电源端U5（例如在ECL线路中为-2V）之间连接一个负载阻抗Z0。
表示在图1上的电路按如下所述工作：差分放大器1通过晶体管P1和反馈使在输入端2和3上的输入电压趋向相等。因此，当在输入端2和3上的输入电压相等时，在输出端4上的输出电压将等于差分放大器1的输入端2上的输入电压。
在输出端4对输入电压2进行“跟踪”好象它是在输入端2上的电压似的，然而，“跟踪”输入电压的准确度，取决于差分放大器1的增益系数。当增益系数较高或较低时，则“跟踪”准确度也分别地较高或较低。
然而，如果当差分放大器1具有一高的增益系数时，表示在图1上的电路容易变得不稳定，并且可能由于晶体管P1的寄生电容Cgs和容性负载Z发生振荡。然而，当使用具有一稍低增益系数的差分放大器1时，阶跃响应将不可避免地发生显著的尖峰，值得注意的是，就逻辑输出缓冲器而言，常常不希望出现这样的尖峰。
图2A表示根据本发明的一种逻辑输出缓冲器的一个实施例。在这里不会发生上面所述的缺点。对应于图1的元器件用相同的参考符号表示。现在，差分放大器1包含下面的元器件：一个差分放大器10，2个PMOS晶体管P2和P3，4个NMOS晶体管N1-N4和一个电容C。晶体管P2和P3的源极互相连接，并连到电源端U1上。晶体管P2和P3的栅极互相连接，并连到差分放大器10的同相输入端8上，晶体管P2和P3的栅极也连接到晶体管P3的漏极上，并且连接到晶体管N2的漏极上。晶体管P2的漏极经过结点5连接到差分放大器10的反相输入端7和连接到晶体管P1的栅极上，还连接到晶体管N1的漏极上。晶体管N1和N2，N2和N4的漏极分别互相连接，然而，N1，N2，N3和N4的晶体管的源极相互连接，并连到电源U2端。晶体管N2和N4栅极连接点和第二个电源U2端之间连接一电容C。晶体管N1和N2的栅极分别接收输入信号2和输入信号3，按照本发明的一个逻辑输出缓冲器可以方便地用在集成电路里。
表示在图2A的逻辑输出缓冲器按如下所述工作：晶体管N1的栅极接收电压端U3或U4产生的电压。电压端U3和电压端U4携带的相对电源端U1的电压，例如，分别为-0.9v和-1，7v，用于符合发射极耦合逻辑信号（ECL）标准的信号，正如已经叙述过的，晶体管N1，N2和P2，P3构成已知的差分放大器。
当在该差分放大器1中缺少部件10，N3，N4和C的情况下，正如已经提到的，在结点5和6之间将可能产生偏移电压。
按照本发明，差分放大器10用来检验结点5和6之间偏移电压的存在，并且将放大的偏移电压加到晶体管N3和N4的栅极上。
当在结点6上的电压超过了在结点5上的电压时，差分放大器10的输出信号是正的，由此，晶体管N3和N4被导通。结果，一附加电流I从结点5和6流出。由于该附加电流I通过晶体管P2和P3从电源端U1流出，晶体管P2和P3的源极和栅极之间的电压增加。因为晶体管P3共用栅极和漏极，结点6上的电压将降低。然而在结点5上的电压，是不取决于或稍微取决于通过晶体管P2的电流的。借助是流镜P2和P3在晶体管P2中也产生通过晶体管P3的附加电流I。然而，晶体管N3也泄放一电流I，因此，结点5上是没有附加电荷的。由于在结点6上的电压下降以及在结点5上的电压保持不变，差分放大10和晶体管N3和N4将偏移电压减少到最小，并且至少基本上消除了它。
连接在晶体管N3和N4的栅级和第二电源端U2之间的电容C完全决定了第二差分放大器10对其输入端7和8上的信号变化的反应的响应时间。因此，对在晶体管N1的栅极2上的信号变化的反应，只有在迟延一段时间后方能消除在结点5和6上的偏移电压。因此，一方面由差分放大器10，晶体管N3和N4形成的反馈环防止在晶体管电路中引入的不稳定性，而在另一方面，偏移电压仍然在延迟一段时间之后消除。因为晶体管N1和N2的源极直接连接到电源端U2上，在结点5和6之间的偏移电压同晶体管N1和N2的源极经过一个电流源连接到电源U2上的偏移电压相比是较低的。
图2B表示按照本发明的一个逻辑输出缓冲器的另一个实施例。该输出缓冲器实质上完全与圈2A所描述的相一致。只是晶体管N3和N4已经由单个NMOS晶体管N8代替。晶体管N1和N2的源极不再直接地连接到第二是源端U2上;而是经过晶体管N8的通道再连接到第二电源端U2上。晶体管N8的栅极连接到差分放大器10的输出上。
图2B表示的逻辑输出缓冲器的工作情况基本上同在图2A表示的逻辑输出缓冲器相一致。当晶体管N8由差分放大器10打开时，附加电流I从结点5和6流出。由于晶体管P2和P3的镜效应，这些附加电流值实质上将是相等的，因此晶体管N8传送电流I2。
图3表示说明在图1和图2的逻辑输出缓冲器中可能发生的输出信号阶梯响应的电压/时间曲线图。信号20作为输入信号加到差分放大器1的输入端2上。在t0瞬间它从一个逻辑低电平（-1.7v）变到一个逻辑高电平（-0.9v）。
如果差分放大器1不包括带有晶体管N3，N4和电容C的第二差分放大器10，并且差分放大器1的增益是高的话，则由虚线表示的信号21代表在差分放大器1的输入端3上的电压随时间的变化。由于差分放大器1的增益高，信号21的电压最终将等于信号20的电压，因此，偏移电压最终是很低的或者等于零。然而在t1瞬间，相对输入信号20而言，信号21显示出相当大的尖峰。在一个逻辑输出缓冲器中（例如适用于ECL标准化信号电平的），这样一个尖峰是不能接受的或者至少是不希望有的。当放大器的增益更高时，则信号21自发地开始连续地振荡起来。
由一点划线表示的信号22再次说明在差分放大器1的输入端3上的电压随时间的变化。差分放大器1还是不包括带有晶体管N3，N4和电容C的第二差分放大器10。在目前的实施例中，该差分放大器1的增益比在以上章节中作为例子加以描述的差分放大器1的增益低很多，在那里，信号21是输出信号。和先前例子中信号20相反，信号22没有显示出尖峰，但是它最终没有达到等于输入信号20的电压，在这种情况下，存在偏移电压VOS，该偏移电压VOS在逻辑输出缓冲器中也是不希望有的，因为逻辑输出缓冲器的输出必须很准确地“跟踪”它的输入。
但是根据本发明，由实线表示的信号23说明在差分放大器的输入端3上的电压随时间的变化。信号23在t0瞬间以及t0后的暂短瞬间跟踪信号22。由于通过差分放大器10引入了迟延，晶体管N3和N4尚不能导通。因此，在该周期期间，信号23唯一地由差分放大器1的N1，N2，P2和P3所确定的。这些器件的增益将选择得较小。在t1瞬间之后，差分放大器10和电容C的RC延迟约等于t1-t0，差分放大器10和晶体管N3，N4的工作变得显著有效。差分电压UOS减小了，并且最后实际上变为零。根据本发明，该逻辑输出缓冲器既不显示出尖峰，也没有偏移电压存在了。
图4表示根据本发明的一个逻辑输出缓冲器的最佳实施例。表示在图4上的电路实质上与图2所示的相一致，同图1和图2相对应的元器件，由相应的参考数字表示。参考放大器10由2个PMOS晶体管P4和两个NMOS晶体管N5和N6实现的。电阻R连接到结点5和6之间。图2中的NMOS晶体管N3和N4已经由PMOS晶体管P6和P7代替。晶体管P6和P7的源极连接到第一电源端，电容器C连接到晶体管P6和P7的公共栅极和第一电源端U1之间。晶体管P4和P5的源极连接到第一电源端U1上。晶体管P4的栅极和晶体管P5的栅极分别形成差分放大器10的反相输入端7和同相输入端8，晶体管P4的漏极形成差分放大器10的输出。并连接到晶体管N5的漏极上。晶体管P5的漏极连接到晶体管N6的漏极上，并且还连到晶体管N5和N6的栅极上，晶体管N5和N6的源极连到第二电源端U2上。
表示在图4上的逻辑输出缓冲器的工作基本上和表示在图2上的逻辑输出缓冲器的工作相一致。图4的差分放大器10是按已知方式由晶体管P4，P5，N5和N6实现的，电阻R连接到结点5和6之间，用于减小由晶体管N1，N2，P2和P3组成的放大级的增益。如已经说明的那样，这就消除了该放大器级的阶梯响应的尖峰。如已对附图2所描述的那样，结点5和6之间的偏移电压实质上至少主要由差分放大器10（由晶体管P4，P5，N5和N6组成）和晶体管P6和P7消除。
图5表示根据本发明的包含一个晶体管电路的一种输出缓冲器的另一最佳实施例。表示在图5上的电路实质上和表示在图4上的电路相一致。图5中对应图4的元器件，由相应参考数字和符号表示。表示在图5中的电路和图4的不同点在于晶体管P4，P5，N5和N6已由晶体管P6，P9，N7和N8代替。这些晶体管再一次形成一个如图2A和2B所示的差分放大器10。然而晶体管N7和N8没有形成差分放大器的输入晶体管以及晶体管P8和P9没有形成电流镜。晶体管P8和P9的源极连接到第一电源端U1上，晶体管P8和P9的栅极互相连接，并连到晶体管P9的漏极上。晶体管P8和P9的漏极分别连接到晶体管N7和N8的漏极上，晶体管N7的栅极连接到结点5上，晶体管N8的栅极连接到结点6上。晶体管N7和N8的源极连接到第二电源端U2上。
表示在图5的逻辑输出缓冲器的工作基本上同表示在图4上的逻辑输出缓冲器的工作相一致。在这种情况下，差分放大器10是按已知方式通过晶体管P8，P9，N7和N8实现的，模拟实验已经说明，同图4表示的输出缓冲器相比较，表示在图5的逻辑输出缓冲器的准确性更高，并能适应温度的变化以及容许操作处理的变化。
按照本发明的晶体管电路可以成功地应用在晶体管电路是用CMOS技术制作的ECL相容的输出缓冲器中。

Claims (13)

1、一种晶体管电路，包括连接成为第一差分放大器和经过公共电极耦合到公共结点上的第一和第二个晶体管，一个经过第一输出端的包括在第一晶体管的一个主沟道中的电流镜的输入网络，一个经过第二输出端的包括在第二晶体管的主沟道中的电流镜的输出网络，其特征在于：晶体管电路还包括一个第二差分放大器，它的第一和第二输入端分别耦合到第一和第二输出端，所说的第二差分放大器的输出耦合到用于施加共模电流到第一第二输出端并从第一和第二输入端泄放共模电流的可控导流装置上。
2、如权利要求1所要求的一个晶体管电路，其特征在于：在第一和第二输出端上信号变化对第一差分放大器输入信号变化反应的第一响应时间比在第二差分放大器输出端上信号变化对在第一和第二输出端上信号变化反应的第二响应时间短。
3、如权利要求1或2所要求的晶体管电路，其特征在于：可控导流装置耦合到第一及第二输出端上。
4、如权利要求3所要求的晶体管电路，其特征在于：可控导流装置包括第五和第六晶体管，第五和第六个晶体管的控制电极连接到第二差分放大器的输出上，第五和第六的晶体管的沟道分别连接到第一和第二输出端之间和一个电源端上。
5、如权利要求1，2，3或4所述的晶体管电路，其特征在于：可控导流装置耦合到公共结点上。
6、如上述权利要求中的任何一个所要求的晶体管电路，其特征在于公共结点直接连接到电源端。
7、如权利要求5所要求的晶体管电路，其特征在于：可控导流装置包含一第七晶体管，它的控制电极连接到第二差分放大器输出端，它的沟道连接到公共结点和电源端之间。
8、如权利要求1或2所要求的晶体管电路，其特征在于：第二差分放大器包含连接成差分放大器的第三和第四晶体管，并且用各自控制电极分别地耦合到第一和第二个输出端，在第三个晶体管的主沟道中包括另一个电流镜的输入网络，一个经过第二差分放大器输出的包括在第四晶体管的主沟道中的该另一个电流镜的输出网络。
9、如权利要求7所要求晶体管电路，其特征在于：第三和第四晶体管是N型导电性的。
10、如权利要求4或5所要求晶体管电路，其特征在于：控制电极或多个控制电极均经过一个电容元件耦合到电源端。
11、如权利要求中的任何一个权利所要求的晶体管电路，其特征在于：一个电阻耦合到第一和第二输出端之间。
12、一种逻辑输出缓冲器包含一个如前面权利要求的任何一个权利要求所要求的晶体管电路。
13、一种集成电路包含一个如前面权利要求任何一个权利要求所要求的晶体管电路。
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