CN111596719B - 一种带防反接功能的高压ldo电路 - Google Patents
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Abstract
本发明公开了一种带防反接功能的高压LDO电路，包括浮动栅驱动输入电路、耐高压放大电路和低压参考电流电路，浮动栅驱动输入电路用于驱动高压LDO电路与实现接反电流保护，产生驱动电压信号输入给耐高压放大电路提供电源，低压参考电流电路产生参考电压，与NM1的导通阈值作比较，经过耐高压放大电路反馈调节LDO的稳定输出电压。本发明具有反接断路的功能，可以防止反接大电流的产生，减少LDO电路的功耗，结构简单，可减小芯片面积，节约成本。
Description
技术领域：
本发明涉及电子电路技术领域，具体是涉及一种带防反接功能的高压LDO电路。
背景技术：
低压差线性稳压器(LDO)能够实现电压转换，输出稳定的电源电压，是电源管理系统不可或缺的组成部分，具有结构简单、低噪声、小型化等诸多优点，广泛应用在各种电子设备中，为其提供电源。
传统LDO结构如图1所示，由基准电压、误差放大器、功率管和反馈电阻组成。主要是输出电压经反馈电阻RF1、RF2分压采样输入误差放大器EA的反向端，与误差放大器EA的同相端基准电压VREF比较，误差放大后输出控制调节功率PMOS管MP的栅极电位，调节控制使FB电位与基准VREF相等，从而控制输出电压VOUT。随着LDO广泛多样的应用，如负载端多电源供电选择，存在VOUT电位大于LDO供电电源VIN电位情况，或VIN短接到地和悬空的情况，输出端向输入端灌入反向大电流，加大损耗电流同时可能造成功率PMOS管永久性损坏。
发明内容：
针对现有技术存在的不足，本发明实施例的目的在于提供一种带防反接功能的高压LDO电路，以解决上述背景技术中的问题。
为实现上述目的，本发明提供如下技术方案：
一种带防反接功能的高压LDO电路，包括：
浮动栅驱动输入电路，用于产生驱动电压VDD输入给耐高压放大电路；
耐高压放大电路，设有两路输入，一路输入为VDD信号，一路输入与低压电流参考电路连接；
低压电流参考电路，用于产生参考电压信号VREF，输入为VOUT信号，产生参考电压信号VREF，输入到耐高压放大电路。
作为本发明进一步的方案，所述浮动栅驱动输入电路，包括2个二极管D1、D2，1个高压PMOS管PM1，1个高压二极管D3和1个电阻R1；其中，第一二极管D1正向端作为所述浮动栅驱动输入电路的输入端，与第一高压PMOS管PM1的源极连接，反向端连接第二二极管D2的反向端；第二二极管D2正向端连接第一高压PMOS管PM1的栅极和第一电阻R1；
第一高压PMOS管PM1的漏极连接第一高压二极管D3的正向端；第一高压二极管D3的反向端作为所述浮动栅输入电路的输出端；第一电阻R1连接在第一高压PMOS管PM1的栅极和地GND之间。
作为本发明进一步的方案，所述耐高压放大电路，包括3个高压PMOS管PM2、PM3和PM4，2个低压NMOS管NM1、NM2和2个电阻R2、R3；
第二高压PMOS管PM2的源极作为所述耐高压放大电路的一路输入端，与第三高压PMOS管PM3的源极、第三电阻R3一端、第四高压PMOS管PM4的源极连接；所述第二高压PMOS管PM2的栅极、漏极、第三高压PMOS管PM3的栅极、第二电阻R2一端连接；
第三高压PMOS管PM3的漏极与第一低压NMOS管NM1的漏极、第二低压NMOS管NM2的栅极连接；
第二电阻R2连接在第二高压PMOS管PM2的漏极和地GND之间；
第一低压NMOS管NM1的栅极作为所述耐高压放大电路的另一路输入端，与第二低压NMOS管NM2的源极连接，第一低压NMOS管NM1的源极连接地GND；
第二低压NMOS管NM2的漏极连接第四高压PMOS管PM4的栅极并连接第三电阻R3的另一端；
第四高压PMOS管PM4的漏极作为所述耐高压放大电路的输出端。
作为本发明进一步的方案，所述低压电流参考电路，包括2个低压PMOS管PM5、PM6，2个电阻R4、R5和1个电容C1；
第一低压PMOS管PM5的源极作为输入端，与第二低压PMOS管PM6的源极连接并连接第一电容C1，第一低压PMOS管PM5的栅极与第二低压PMOS管PM6的栅极、第二低压PMOS管PM6的漏极连接，第一低压PMOS管PM5的漏极连接第四电阻R4；
第四电阻R4连接在第一低压PMOS管PM5的漏极和地GND之间；
第五电阻R5连接在第二低压PMOS管PM6的漏极和地GND之间；
第一电容C1连接在第二低压PMOS管PM6的源极和地GND之间。
作为本发明进一步的方案，所述第一低压PMOS管PM5与第二低压PMOS管PM6构成比例关系为1：M的电流镜。
本发明的有益效果：
1.本发明通过在浮动栅驱动输入电路中串接第一高压二极管D3，当芯片地或者输出反接为高电平时，二极管反向断开，避免了反向大电流的产生，有效的减小了功率损坏。
2.本发明提出了一种新型的高压LDO电路，包括浮动栅驱动输入电路、耐高压放大电路和低压电流参考电路，耐高压放大电路内置稳定的参考电压，不需要单独的基准电压电路提供参考电压，结构简单，可减小芯片面积，节约成本。
为更清楚地阐述本发明的结构特征和功效，下面结合附图与具体实施例来对本发明进行详细说明。
附图说明：
附图1为传统LDO电路结构示意图。
附图2为本发明提出的一种带防反接功能的高压LDO电路结构示意图。
附图3为本发明提出的一种带防反接功能的高压LDO电路实现示意图。
具体实施方式：
术语解释：
集成电路(Integrated Circuit)是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连在一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构，也称为芯片或IC。
MOSFET：金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(英文全拼：Metal-Oxide-Semiconductor Field-Effect Transistor)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(Field-Effect Transistor)。MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET，其简称包括NMOS、PMOS。
下面将结合附图和有关知识对本发明作出进一步的说明，进行清楚、完整地描述，显然，所描述的电路图应用仅仅是本发明的一部分实施例，而不是全部的实施例。
参见图2所示，一种带防反接功能的高压LDO电路，可以实现高电压输入，稳定的低电压输出；有效防止了反向大电流的产生，降低了功率损坏；提出一种新型的耐高压运算放大电路，结构简单，可减小芯片面积，节约成本；
具体包括：浮动栅驱动输入电路，用于驱动高压LDO电路与接反电流保护，产生驱动电压信号VDD输入给耐高压放大电路，作为耐高压放大电路的电源信号，输入与高压LDO的高压输入端VIN连接；
耐高压放大电路，设有两路输入，一路输入为VDD信号，一路输入与低压电流参考电路连接，产生输出电压信号VOUT作为高压LDO的低压输出电压信号，并输入与低压电流参考电路，作为低压电流参考电路的电源信号；
低压电流参考电路，用于产生参考电压信号VREF反馈调节高压LDO的输出电压信号VOUT，输入为VOUT信号，产生参考电压信号VREF，输入到耐高压放大电路。
具体的，浮动栅驱动输入电路，包括2个二极管D1、D2，1个高压PMOS管PM1，1个高压二极管D3和1个电阻R1；
第一二极管D1正向端作为浮动栅驱动输入电路的输入端，与第一高压PMOS管PM1的源极连接，反向端连接第二二极管D2的反向端；
第二二极管D2正向端连接第一高压PMOS管PM1的栅极和第一电阻R1；
第一高压PMOS管PM1的漏极连接第一高压二极管D3的正向端；
第一高压二极管D3的反向端作为浮动栅输入电路的输出端；
第一电阻R1连接在第一高压PMOS管PM1的栅极和地GND之间。
具体的，耐高压放大电路，包括3个高压PMOS管PM2、PM3和PM4，2个低压NMOS管NM1、NM2和2个电阻R2、R3；
第二高压PMOS管PM2的源极作为耐高压放大电路的一路输入端，与第三高压PMOS管PM3的源极连接并连接第三电阻R3、第四高压PMOS管PM4的源极，其栅极与漏极连接，同时连接第三高压PMOS管PM3的栅极并连接第二电阻R2；
第三高压PMOS管PM3的漏极连接第一低压NMOS管NM1的漏极并连接第二低压NMOS管NM2的栅极；
第二电阻R2连接在第二高压PMOS管PM2的漏极和地GND之间；
第一低压NMOS管NM1的栅极作为耐高压放大电路的另一路输入端，与第二低压NMOS管NM2的源极连接，其源极连接地GND；
第二低压NMOS管NM2的漏极连接第四高压PMOS管PM4的栅极并连接第三电阻R3；
第四高压PMOS管PM4的漏极作为耐高压放大电路的输出端。
具体的，低压电流参考电路，包括2个低压PMOS管PM5、PM6，2个电阻R4、R5和1个电容C1；
第一低压PMOS管PM5的源极作为低压电流参考电路的输入端，与第二低压PMOS管PM6的源极连接并连接第一电容C1，栅极连接第二低压PMOS管PM6的栅极并连接第二低压PMOS管PM6的漏极，漏极连接第四电阻R4；
第四电阻R4连接在第一低压PMOS管PM5的漏极和地GND之间；
第五电阻R5连接在第二低压PMOS管PM6的漏极和地GND之间；
第一电容C1连接在第二低压PMOS管PM6的源极和地GND之间。
本发明通过在所述浮动栅驱动输入电路中串接第一高压二极管D3，当芯片地或者输出反接为高电平时，二极管反向断开，避免了反向大电流的产生，有效的减小了功率损坏，而且不需要单独的基准电压电路提供参考电压，结构简单，可减小芯片面积，节约成本。
以下提供本发明具体的实施例
实施例1
参照图2，本发明一种带防反接功能的高压LDO电路，包括：
浮动栅驱动输入电路，用于驱动高压LDO电路与接反电流保护，产生驱动电压信号VDD输入给耐高压放大电路，作为耐高压放大电路的电源信号，输入与高压LDO的高压输入端VIN连接；耐高压放大电路，设有两路输入，一路输入为VDD信号，一路输入与低压电流参考电路连接，产生输出电压信号VOUT作为高压LDO的低压输出电压信号，并输入与低压电流参考电路，作为低压电流参考电路的电源信号；低压电流参考电路，用于产生参考电压信号VREF反馈调节高压LDO的输出电压信号VOUT，输入为VOUT信号，产生参考电压信号VREF，输入到耐高压放大电路。
参照图3，浮动栅驱动输入电路，包括2个二极管D1、D2，1个高压PMOS管PM1，1个高压二极管D3和1个电阻R1；第一二极管D1正向端作为浮动栅驱动输入电路的输入端，与第一高压PMOS管PM1的源极连接，反向段连接第二二极管D2的反向端；第二二极管D2正向端连接第一高压PMOS管PM1的栅极和第一电阻R1；第一高压PMOS管PM1的漏极连接第一高压二极管D3的正向端；第一高压二极管D3的反向端作为浮动栅输入电路的输出端；第一电阻R1连接在第一高压PMOS管PM1的栅极和地GND之间。两个相反的二极管D1与D2串联组成，用于产生PM1的栅驱动电压，当二极管击穿时，该电压跟随VIN浮动；第一高压PMOS管PM1用于承受第一级源端及漏端之间的高压压降；第一高压二极管D3用于接反电流保护，当芯片地或者输出反接为高电平时，二极管反向断开，防止反接大电流产生。
参照图3，耐高压放大电路，包括3个高压PMOS管PM2、PM3和PM4，2个低压NMOS管NM1、NM2和2个电阻R2、R3；第二高压PMOS管PM2的源极作为耐高压放大电路的一路输入端，与第三高压PMOS管PM3的源极连接并连接第三电阻R3并连接第四高压PMOS管PM4的源极，其栅极与漏极连接，同时连接第三高压PMOS管PM3的栅极并连接第二电阻R2；第三高压PMOS管PM3的漏极连接第一低压NMOS管NM1的漏极并连接第二低压NMOS管NM2的栅极；第二电阻R2连接在第二高压PMOS管PM2的漏极和地GND之间；第一低压NMOS管NM1的栅极作为耐高压放大电路的另一路输入端，与第二低压NMOS管NM2的源极连接，其源极连接地GND；第二低压NMOS管NM2的漏极连接第四高压PMOS管PM4的栅极并连接第三电阻R3；第四高压PMOS管PM4的漏极作为耐高压放大电路的输出端。第二高压PMOS管PM2与第三高压PMOS管PM3，用于产生参考电流；第一低压NMOS管NM1、第二低压NMOS管NM2、第三电阻R3与第四高压PMOS管PM4一起组成一级放大电路，输入为第一低压NMOS管NM1的栅极，输出为第四高压PMOS管PM4的漏极，输入的参考电压VREF与第一低压NMOS管NM1的导通阈值VTH_NM1比较，经过一级放大产生输出电压信号VOUT。
参照图3，低压电流参考电路，包括2个低压PMOS管PM5、PM6，2个电阻R4、R5和1个电容C1；第一低压PMOS管PM5的源极作为低压电流参考电路的输入端，与第二低压PMOS管PM6的源极连接并连接第一电容C1，栅极连接第二低压PMOS管PM6的栅极并连接第二低压PMOS管PM6的漏极，漏极连接第四电阻R4；第四电阻R4连接在第一低压PMOS管PM5的漏极和地GND之间；第五电阻R5连接在第二低压PMOS管PM6的漏极和地GND之间；第一电容C1连接在第二低压PMOS管PM6的源极和地GND之间。第一低压PMOS管PM5与第二低压PMOS管PM6组成电流镜，其比例关系为1：M，第五电阻R5为电流镜的负载电阻，产生的参考电流IREF作用于第四电阻R4，得到参考电压VREF。
本发明的工作原理是：输出电压VOUT作用于低压电流参考电路，低压电流参考电路通过第一低压PMOS管PM5与第二低压PMOS管PM6组成的比例为1：M的电流镜，作用于第五电阻R5产生参考电流IREF，参考电流IREF作用于第四电阻R4得到参考电压VREF；参考电压VREF输入到耐高压放大电路，与耐高压放大电路中的第一低压NMOS管NM1的导通阈值VTH_NM1比较，经过一级放大电路输出反馈调节输出电压VOUT。VOUT的输出电压为：
本发明通过浮动栅驱动输入电路用于驱动高压LDO电路与实现接反电流保护，产生驱动电压信号输入给耐高压放大电路提供电源，低压参考电流电路产生参考电压，与NM1的导通阈值作比较，经过耐高压放大电路反馈调节LDO的稳定输出电压。本发明具有反接断路的功能，可以防止反接大电流的产生，减少LDO电路的功耗，结构简单，可减小芯片面积，节约成本。
以上结合具体实施例描述了本发明的技术原理，仅是本发明的优选实施方式。本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。
Claims (2)
1.一种带防反接功能的高压LDO电路，其特征在于，包括：
浮动栅驱动输入电路，用于产生驱动电压VDD输入给耐高压放大电路；
耐高压放大电路，设有两路输入，一路输入端输入VDD信号，另一路输入端与低压电流参考电路连接，产生输出电压信号VOUT；
低压电流参考电路，用于产生参考电压信号VREF，输入为VOUT信号，产生参考电压信号VREF，输入到耐高压放大电路，所述浮动栅驱动输入电路，包括2个二极管D1、D2，1个高压PMOS管PM1，1个高压二极管D3和1个电阻R1；其中，第一二极管D1正向端作为所述浮动栅驱动输入电路的输入端，与第一高压PMOS管PM1的源极连接，反向端连接第二二极管D2的反向端；第二二极管D2正向端连接第一高压PMOS管PM1的栅极和第一电阻R1；
第一高压PMOS管PM1的漏极连接第一高压二极管D3的正向端；第一高压二极管D3的反向端作为所述浮动栅输入电路的输出端；第一电阻R1连接在第一高压PMOS管PM1的栅极和地GND之间，所述耐高压放大电路，包括3个高压PMOS管PM2、PM3和PM4，2个低压NMOS管NM1、NM2和2个电阻R2、R3；
第二高压PMOS管PM2的源极与所述浮动栅输入电路的输出端连接作为所述耐高压放大电路的VDD信号输入端，该VDD信号输入端与第三高压PMOS管PM3的源极、第三电阻R3一端、第四高压PMOS管PM4的源极连接；所述第二高压PMOS管PM2的栅极、漏极、第三高压PMOS管PM3的栅极、第二电阻R2一端连接；
第三高压PMOS管PM3的漏极与第一低压NMOS管NM1的漏极、第二低压NMOS管NM2的栅极连接；
第二电阻R2连接在第二高压PMOS管PM2的漏极和地GND之间；
第一低压NMOS管NM1的栅极作为所述耐高压放大电路的另一路输入端与低压电流参考电路连接，所述第一低压NMOS管NM1的栅极还与第二低压NMOS管NM2的源极连接，第一低压NMOS管NM1的源极连接地GND；
第二低压NMOS管NM2的漏极连接第四高压PMOS管PM4的栅极并连接第三电阻R3的另一端；
第四高压PMOS管PM4的漏极作为所述耐高压放大电路的输出端，所述低压电流参考电路，包括2个低压PMOS管PM5、PM6，2个电阻R4、R5和1个电容C1；
第一低压PMOS管PM5的源极作为输入端，与第二低压PMOS管PM6的源极连接并连接第一电容C1，第一低压PMOS管PM5的栅极与第二低压PMOS管PM6的栅极、第二低压PMOS管PM6的漏极连接，第一低压PMOS管PM5的漏极连接第四电阻R4；
第四电阻R4连接在第一低压PMOS管PM5的漏极和地GND之间；
第五电阻R5连接在第二低压PMOS管PM6的漏极和地GND之间；
第一电容C1连接在第二低压PMOS管PM6的源极和地GND之间。
2.如权利要求1所述的一种带防反接功能的高压LDO电路，其特征在于，所述第一低压PMOS管PM5与第二低压PMOS管PM6构成比例关系为1：M的电流镜，所述第五电阻R5为电流镜的负载电阻，产生的参考电流IREF作用于第四电阻R4，得到参考电压信号VREF，作为低压电流参考电路的输出端。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 200131 Room 101, No. 9 and 10, Lane 1775, Qiushan Road, Lingang xinpian District, pilot Free Trade Zone, Pudong New Area, Shanghai Applicant after: Saizhuo Electronic Technology (Shanghai) Co.,Ltd. Address before: Room a2109, building B, 555 Dongchuan Road, Minhang District, Shanghai Applicant before: SENTRONIC TECHNOLOGY (SHANGHAI) Co.,Ltd. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A high-voltage LDO circuit with anti reverse connection function Granted publication date: 20220311 Pledgee: CITIC Bank Limited by Share Ltd. Shanghai branch Pledgor: Saizhuo Electronic Technology (Shanghai) Co.,Ltd. Registration number: Y2024310000648 |