CN110825153B - 高psrr的低压差线性稳压器 - Google Patents

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Abstract

本发明揭示了一种高PSRR的低压差线性稳压器，所述低压差线性稳压器包括误差放大器EA、MOS管M1和M2、分压电阻Rf1和Rf2、及补偿电路，补偿电路位于误差放大器EA输出端与低压差线性稳压器输出端VOUT之间，其中，MOS管M1为高压PMOS管，MOS管M2为低压PMOS管，MOS管M1和MOS管M2串联于低压差线性稳压器输入端VIN和输出端VOUT之间，且MOS管M1的源极与MOS管M2的漏极相连。本发明通过在LDO的输出通路串联一个低压PMOS管和一个高压PMOS管，能够稳定输出电压，有利于改善高频PSRR、提高环路带宽，减小补偿电路占用面积、降低成本；驱动电路及交流耦合电路能够有效限制输出电压VOUT的过冲，提高了LDO的抗干扰性能。

Description

高PSRR的低压差线性稳压器
技术领域
本发明属于低压差线性稳压器技术领域，具体涉及一种高PSRR的低压差线性稳压器。
背景技术
低压差线性稳压器(Low Dropout regulator，LDO)具有输出噪声小、电路结构简单、占用芯片面积小和电压纹波小等优点，已成为电源管理芯片中的一类重要电路。低压差线性稳压器能够为模拟电路和射频电路等噪声敏感电路提供低输出纹波的电源，而且由于结构相对简单，外围元器件少，因而被广泛应用于片上系统芯片中。
参图1所示，现有技术中的LDO主要包括误差放大器EA、MOS管M1、分压电阻Rf1和Rf2。LDO基本原理为：误差放大器EA用于放大反馈输出电压Vfb与基准电压Vref之间的差值，MOS管M1的栅源电压VGATE增大或减小电流以控制输出电压，实现输出电压的稳定，最终Vref和Vfb误差放大经过误差放大器EA构成负反馈使得输出电压稳定在VOUT＝Vref×(Rf1+Rf2)/Rf1。
现有技术中的LDO想要获得高PSRR(电源抑制比)，需要很高的开环增益以及很宽的带宽，这样就需要较大的器件面积以及较大的功耗，而且环路稳定性比较难设计，需要相对复杂的环路补偿网络。
当输入电压VIN为高压时，M1还必须使用高压PMOS管，其栅极寄生电容比低压PMOS高很多，进一步增加了环路补偿电路的面积、降低了带宽。
另外，在LDO环路带宽受限的情况下，VIN上的高频大幅度电压扰动(例如发生浪涌时)容易使输出产生电压过冲，严重时会造成LDO的负载过压烧毁。为缓解此问题，要么在LDO输出端加钳位电路(如TVS)加以保护；要么增大输出端电容，以减小输出电压过冲；还可以在PGATE和VIN之间并联一个大电容，使PGATE跟随VIN一起变化，但这样会严重压缩环路带宽，增加补偿电路面积，以上方面都会明显增加成本。
因此，针对上述技术问题，有必要提供一种高PSRR的低压差线性稳压器。
发明内容
本发明的目的在于提供一种高PSRR的低压差线性稳压器，以实现LDO的高PSRR(电源抑制比)和高抗干扰性能。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种高PSRR的低压差线性稳压器，所述低压差线性稳压器包括误差放大器EA、MOS管M1和M2、分压电阻Rf1和Rf2、及补偿电路，补偿电路位于误差放大器EA输出端与低压差线性稳压器输出端VOUT之间，其中，MOS管M1为高压PMOS管，MOS管M2为低压PMOS管，MOS管M1和MOS管M2串联于低压差线性稳压器输入端VIN和输出端VOUT之间，且MOS管M1的源极与MOS管M2的漏极相连。
一实施例中，所述MOS管M2的源极与低压差线性稳压器输入端VIN相连，栅极与误差放大器EA输出端相连，MOS管M1的漏极与低压差线性稳压器输出端VOUT相连，栅极通过驱动电压PISO驱动。
一实施例中，所述低压差线性稳压器包括与MOS管M1的栅极相连的驱动电路，所述驱动电路用于为MOS管M1提供驱动电压PISO。
一实施例中，所述驱动电路包括若干MOS管、电阻及二极管。
一实施例中，所述驱动电路包括：
串联于低压差线性稳压器输入端VIN和地电位之间的MOS管M4和电阻R4；
串联于低压差线性稳压器输入端VIN和地电位之间的电阻R2、电阻R3、MOS管M5及二极管D1；
其中，MOS管M4和M5为PMOS管，MOS管M4的漏极和MOS管M5的栅极分别与MOS管M1的栅极相连。
一实施例中，所述驱动电路中：
电阻R4与地电位相连，电阻R2与低压差线性稳压器输入端VIN相连，电阻R3与电阻R2相连，二极管D1的正极与地电位相连；
MOS管M4的源极与低压差线性稳压器输入端VIN相连，漏极与电阻R4及MOS管M1的栅极相连，栅极连接于电阻R2和R3之间；
MOS管M5的源极与电阻R3相连，漏极与二极管D1的负极相连，栅极与MOS管M4的漏极及MOS管M1的栅极相连。
一实施例中，所述低压差线性稳压器包括与MOS管M1的栅极相连的交流耦合电路，所述交流耦合电路用于当VIN处于快速上升沿时，上拉电压以关闭MOS管M1。
一实施例中，所述交流耦合电路包括电容C1、电阻R1及MOS管M3，其中，MOS管M3为PMOS管。
一实施例中，所述交流耦合电路中：
电阻R1和电容C1串联于低压差线性稳压器输入端VIN和地电位之间；
MOS管M3的栅极连接于电阻R1和电容C1之间，源极与低压差线性稳压器输入端VIN相连，漏极与MOS管M1的栅极相连。
一实施例中，所述低压差线性稳压器输出端VOUT和地电位之间设有电容COUT。
与现有技术相比，本发明具有以下优点：
本发明通过在LDO的输出通路串联一个低压PMOS管和一个高压PMOS管，能够稳定输出电压，有利于改善高频PSRR、提高环路带宽，减小补偿电路占用面积、降低成本；
驱动电路及交流耦合电路能够有效限制输出电压VOUT的过冲，提高了LDO的抗干扰性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中低压差线性稳压器的电路原理图；
图2为本发明一具体实施例中高PSRR的低压差线性稳压器的电路原理图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种高PSRR的低压差线性稳压器，包括误差放大器EA、MOS管M1和M2、分压电阻Rf1和Rf2、及补偿电路，补偿电路位于误差放大器EA输出端与低压差线性稳压器输出端VOUT之间，其中，MOS管M1为高压PMOS管，MOS管M2为低压PMOS管，MOS管M1和MOS管M2串联于低压差线性稳压器输入端VIN和输出端VOUT之间，且MOS管M1的源极与MOS管M2的漏极相连。
以下结合具体实施例对本发明作进一步说明。
参图2所示，本发明一具体实施例中的一种高PSRR的低压差线性稳压器，包括误差放大器EA、MOS管M1和M2、分压电阻Rf1和Rf2、及补偿电路，补偿电路位于误差放大器EA输出端与低压差线性稳压器输出端VOUT之间，另外，低压差线性稳压器输出端VOUT和地电位之间设有电容COUT。
本实施例中的MOS管M1和M2均为PMOS管，M1可选用高压PMOS管，M2可选用低压PMOS管。MOS管M1和M2串联于低压差线性稳压器输入端VIN和输出端VOUT之间，且MOS管M1的源极与MOS管M2的漏极相连。
具体地，MOS管M2的源极与低压差线性稳压器输入端VIN相连，栅极与误差放大器EA输出端相连，通过电压PGATE驱动MOS管M2；MOS管M1的漏极与低压差线性稳压器输出端VOUT相连，栅极通过驱动电压PISO驱动。
本实施例中的PMOS管M2(低压)受控于环路，稳定输出电压；PMOS管M1(高压)可承受VIN到VOUT之间的高压降。
由于PMOS管M2的栅极寄生电容相对较小，有利于提高环路带宽、改善高频PSRR，减小补偿电路占用面积、降低成本。
正常工作条件下，PMOS管M1工作于饱和区，不会限制输出电流能力，也不影响环路补偿。
优选地，本实施例中的低压差线性稳压器包括与MOS管M1的栅极相连的驱动电路10，驱动电路10用于为MOS管M1提供驱动电压PISO。
驱动电路10包括若干MOS管、电阻及二极管，如本实施例中驱动电路10包括：
串联于低压差线性稳压器输入端VIN和地电位之间的MOS管M4和电阻R4；
串联于低压差线性稳压器输入端VIN和地电位之间的电阻R2、电阻R3、MOS管M5及二极管D1；
其中，MOS管M4和M5为PMOS管，MOS管M4的漏极和MOS管M5的栅极分别与MOS管M1的栅极相连。
具体地，该驱动电路10中：
电阻R4与地电位相连，电阻R2与低压差线性稳压器输入端VIN相连，电阻R3与电阻R2相连，二极管D1的正极与地电位相连；
MOS管M4的源极与低压差线性稳压器输入端VIN相连，漏极与电阻R4及MOS管M1的栅极相连，栅极连接于电阻R2和R3之间；
MOS管M5的源极与电阻R3相连，漏极与二极管D1的负极相连，栅极与MOS管M4的漏极及MOS管M1的栅极相连。
PMOS管M1的栅极驱动电压PISO用一个低阻的驱动电路10驱动，因此PISO可以快速跟随VIN变化，避免输出电压产生过冲。PISO驱动电路中，当VIN有快速上升沿的时候，M4能提供较大的瞬态电流驱动M1的栅极，迅速上拉PISO，减弱M1的电流能力，从而限制输出电压VOUT的过冲。
优选地，本实施例中低压差线性稳压器还包括与MOS管M1的栅极相连的交流耦合电路20，交流耦合电路用于当VIN处于快速上升沿时，上拉电压以关闭MOS管M1。
交流耦合电路20包括电容C1、电阻R1及MOS管M3，其中，MOS管M3为PMOS管。
具体地，该交流耦合电路20中：
电阻R1和电容C1串联于低压差线性稳压器输入端VIN和地电位之间；
MOS管M3的栅极连接于电阻R1和电容C1之间，源极与低压差线性稳压器输入端VIN相连，漏极与MOS管M1的栅极相连。
如果实际应用中VIN上升变化极端快，需在M1的栅极PISO上设计交流耦合电路20。VIN处于快速上升沿时，可以将M1的栅极快速上拉，关闭M1，从而避免了输出电压出现过冲。
应当理解的是，本实施例中的补偿电路为现有技术中常规的电路设计，此处不再进行赘述。
上技术方案可以看出，本发明具有以下有益效果：
本发明通过在LDO的输出通路串联一个低压PMOS管和一个高压PMOS管，能够稳定输出电压，有利于改善高频PSRR、提高环路带宽，减小补偿电路占用面积、降低成本；
驱动电路及交流耦合电路能够有效限制输出电压VOUT的过冲，提高了LDO的抗干扰性能。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (8)

1.一种高PSRR的低压差线性稳压器，其特征在于，所述低压差线性稳压器包括误差放大器EA、MOS管M1和M2、分压电阻Rf1和Rf2、及补偿电路，补偿电路位于误差放大器EA输出端与低压差线性稳压器输出端VOUT之间，其中，MOS管M1为高压PMOS管，MOS管M2为低压PMOS管，MOS管M1和MOS管M2串联于低压差线性稳压器输入端VIN和输出端VOUT之间，且MOS管M1的源极与MOS管M2的漏极相连，所述MOS管M2的源极与低压差线性稳压器输入端VIN相连，栅极与误差放大器EA输出端相连，MOS管M1的漏极与低压差线性稳压器输出端VOUT相连，栅极通过驱动电压PISO驱动。
2.根据权利要求1所述的高PSRR的低压差线性稳压器，其特征在于，所述低压差线性稳压器包括与MOS管M1的栅极相连的驱动电路，所述驱动电路用于为MOS管M1提供驱动电压PISO。
3.根据权利要求2所述的高PSRR的低压差线性稳压器，其特征在于，所述驱动电路包括若干MOS管、电阻及二极管。
4.根据权利要求2所述的高PSRR的低压差线性稳压器，其特征在于，所述驱动电路包括：
串联于低压差线性稳压器输入端VIN和地电位之间的MOS管M4和电阻R4；
串联于低压差线性稳压器输入端VIN和地电位之间的电阻R2、电阻R3、MOS管M5及二极管D1；
其中，MOS管M4和M5为PMOS管，MOS管M4的漏极和MOS管M5的栅极分别与MOS管M1的栅极相连；
电阻R4的第一端与地电位相连，电阻R2的第一端与低压差线性稳压器输入端VIN相连，电阻R3的第一端与电阻R2的第二端相连，二极管D1的正极与地电位相连；
MOS管M4的源极与低压差线性稳压器输入端VIN相连，漏极与电阻R4的第二端及MOS管M1的栅极相连，栅极连接于电阻R2的第二端和R3的第一端之间；
MOS管M5的源极与电阻R3的第二端相连，漏极与二极管D1的负极相连，栅极与MOS管M4的漏极及MOS管M1的栅极相连。
5.根据权利要求1所述的高PSRR的低压差线性稳压器，其特征在于，所述低压差线性稳压器包括与MOS管M1的栅极相连的交流耦合电路，所述交流耦合电路用于当VIN处于快速上升沿时，上拉电压以关闭MOS管M1。
6.根据权利要求5所述的高PSRR的低压差线性稳压器，其特征在于，所述交流耦合电路包括电容C1、电阻R1及MOS管M3，其中，MOS管M3为PMOS管。
7.根据权利要求6所述的高PSRR的低压差线性稳压器，其特征在于，所述交流耦合电路中：
电阻R1和电容C1串联于低压差线性稳压器输入端VIN和地电位之间；
MOS管M3的栅极连接于电阻R1和电容C1之间，源极与低压差线性稳压器输入端VIN相连，漏极与MOS管M1的栅极相连。
8.根据权利要求1所述的高PSRR的低压差线性稳压器，其特征在于，所述低压差线性稳压器输出端VOUT和地电位之间设有电容COUT。
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