JP6957302B2 - 安定化電源回路 - Google Patents

Description

本発明は、安定化電源回路に係り、特に、小型化、耐ノイズ性の向上等を図ったものに関する。

従来、この種の回路としては、図６、図７にぞれぞれ示された構成のもの等が良く知られている（例えば、特許文献１、特許文献２等参照）。

図６に示された安定化電源回路は、入力電圧ＶＩＮとグランドＧＮＤとの間に、出力制御用のトランジスタＱ１と第１及び第２の抵抗器Ｒ１，Ｒ２が直列接続されて、帰還制御用のトランジスタＱ２による出力電圧のフィードバックにより、安定化された出力電圧ＶＲＥＧが得られるよう構成されてなるものである。

一方、図７に示された安定化電源回路は、出力制御用のトランジスタＱ１が入力電圧ＶＩＮと出力電圧ＶＲＥＧとの間に直列接続されて設けられ、帰還制御用のトランジスタＱ２による出力電圧のフィードバックにより安定化された出力電圧が得られる構成となっているものである。

特開昭５０−１３９３５０号公報 実開昭６１−１０３７１４号公報

ところで、近年、車載応用アプリケーションにおいては、車用バッテリー電圧１２Ｖに加え、突発的に加わる可能性のある４０Ｖ以上の高電圧への耐性を求められることがある。
また、集積回路の小型化のため、先の安定化電源回路の出力用トランジスタに用いられるパワートランジスタをより小さく製造するために、集積回路の内部を部分的に５Ｖ程度の低い電圧で動作可能な回路とすることで、集積回路のさらなる微細化を可能にすることも試みられている。

仮に、５Ｖの電圧で動作する回路に、一旦４０Ｖを越える高電圧が印加されると、内部回路に多大な電流が流れ、内部回路の破壊に至る虞もある。
一方では、電源投入と共に集積回路が直ちに動作して欲しいとの強い要求がある。

本発明は、上記実状に鑑みてなされたもので、集積回路のさらなる小型化を図ると共に、外来ノイズにより印加される過電圧に対する耐性を向上し内部回路の破壊を確実に防止しつつ、回路の起動特性の改善を可能とした安定化電源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る安定化電源回路は、
安定化電圧を出力する出力用トランジスタとフィードバック制御を行う帰還制御用トランジスタとを有してなる安定化電源回路であって、
前記出力用トランジスタのゲートと前記帰還制御用トランジスタのゲートとの間に電圧クランプ素子を備え、
前記出力用トランジスタと前記帰還制御用トランジスタに用いられるＭＯＳトランジスタを、共にスレッショルド電圧近傍で動作せしめるよう構成されてなり、
前記出力用トランジスタと帰還制御用トランジスタには、ＮチャンネルＭＯＳＦＥＴが用いられ、
上位電源端子に第１の抵抗器の一端が接続され、前記第１の抵抗器の他端に前記帰還制御用トランジスタのドレイン、ツェナーダイオードのカソード、及び、前記出力用トランジスタのゲートが接続され、
前記帰還制御用トランジスタのゲートが前記ツェナーダイオードのアノードと第５の抵抗器の一端に接続され、
前記帰還制御用トランジスタのソース及びバックゲートが下位電源端子に接続され、
前記出力用トランジスタのドレインが前記上位電源端子に接続され、
前記出力用トランジスタのソース及びバックゲートと第３の抵抗器の一端が相互に接続され、
前記第３の抵抗器の他端が前記第５の抵抗器の他端、及び、第４の抵抗器の一端に接続され、
前記第４の抵抗器の他端が前記下位電源端子に接続されて、
前記出力用トランジスタのソース及びバックゲートと前記第３の抵抗器の一端との相互の接続点に安定化された正電圧を出力可能としてなるものである。

本発明によれば、出力用トランジスタと帰還制御用トランジスタのゲートバイアスをスレッショルド電圧近傍に維持し動作させるようにしたので、パワートランジスタを用いる出力用トランジスタの小型化と共に、出力用トランジスタのゲートと帰還制御用トランジスタのゲートの間に電圧クランプ素子としてツェナーダイオードを設けることでゲート破壊保護と起動性の改善を図ることができるという効果を奏するものである。

本発明の実施の形態における安定化電源回路の第１の回路構成例を示す回路図である。 本発明の実施の形態における安定化電源回路の第２の回路構成例を示す回路図である。 本発明の実施の形態における安定化電源回路において出力電圧の立ち上がりを緩慢に設定した場合の入出力応答特性例を示す特性線図である。 本発明の実施の形態における安定化電源回路において出力電圧の立ち上がりを急峻に設定した場合の入出力応答特性例を示す特性線図である。 電圧クランプ素子の他の例を示す回路図である。 従来回路の第１の回路構成例を示す回路図である。 従来回路の第２の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この安定化電源回路は、帰還制御用トランジスタ（図１においては「ＭＮ１」と表記）１と、出力用トランジスタ（図１においては「ＭＮ２」と表記）２と、ツェナーダイオード（図１においては「Ｚ１」と表記）３を主たる構成要素として構成されている。

以下、具体的な回路構成を説明する。
本発明の実施の形態において、出力用トランジスタ２と帰還制御用トランジスタ１は、いずれもＮチャンネルＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）が用いられている。
帰還制御用トランジスタ１のドレインは第１の抵抗器（図１においては「Ｒ１」と表記）１１を介して電源電圧端子（上位電源端子）２１に接続されると共に、出力用トランジスタ２のゲート及びツェナーダイオード３のカソードに接続されている。

また、帰還制御用トランジスタ１のソース及びバックゲートは、グランド端子（下位電源端子）２２に接続される一方、ゲートにはツェナーダイオード３のアノードが接続されている。

出力用トランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）１２を介して電源電圧端子２１に接続されている。
また、出力用トランジスタ２のソース及びバックゲートとグランド端子２２との間には、ソース側から第３の抵抗器（図１においては「Ｒ３」と表記）１３、及び、第４の抵抗器（図１においては「Ｒ４」と表記）１４が順に直列接続されて設けられている。
なお、出力用トランジスタ２のソース及びバックゲートには、出力端子２３が接続されている。

さらに、第３の抵抗器１３と第４の抵抗器１４の相互の接続点と帰還制御用トランジスタ１のゲートとの間には、第５の抵抗器（図１においては「Ｒ５」と表記）１５が接続されている。

次に、かかる構成における動作について説明する。
電源電圧端子２１に正電圧ＶＩＮが印加された場合の回路動作について説明する。
正電圧ＶＩＮが電源電圧端子２１に印加されると、第１の抵抗器１１を介して出力用トランジスタ２のゲートに印加され、第２、第３、及び、第４の抵抗器１２、１３、１４を通して電流Ｉが流れる。
なお、第２の抵抗器１２は、電流制限用抵抗器であり、場合によっては、ゼロΩとされることもある。

第４の抵抗器１４の抵抗値をＲ４とすると、両端に発生する電位差Ｉ×Ｒ４の値が、帰還制御用トランジスタ１に用いられているＮチャンネルＭＯＳＦＥＴのスレッショルド電圧Ｖtnを越えると、帰還制御用トランジスタ１に電流が流れ始める。

帰還制御用トランジスタ１に電流が流れ始めることで、この電流と第１の抵抗器１１の抵抗により第１の抵抗器１には電位差が発生する。この電位差の発生により、出力用トランジスタ２のゲートから第３の抵抗器１３、第４の抵抗器１４、第５の抵抗器１５、帰還制御用トランジスタ１のゲート、帰還制御用トランジスタ１のドレイン、そして、再び、出力用トランジスタ２のゲートへ戻るように帰還回路が形成されて帰還動作がなされることとなる。

最終的には、出力電圧ＶＲＥＧは、下記する式１で表される値で安定する。

ＶＲＥＧ＝（Ｒ３＋Ｒ４）×Ｖtn／Ｒ４・・・式１

ここで、Ｒ３は第３の抵抗器１３の抵抗値、Ｒ４は第４の抵抗器１４の抵抗値、Ｖtnは出力用トランジスタ２及び帰還制御用トランジスタ１のスレッショルド電圧である。
この際、出力用トランジスタ２と帰還制御用トランジスタ１は、共にゲート・ソース間電圧がスレッショルド電圧Ｖtnの近傍の電圧でバイアスされて安定動作状態となる。

このため、通常動作においては、ＮチャンネルＭＯＳＦＥＴの酸化膜は、スレッショルド電圧Ｖtnを越えたゲート酸化膜耐圧を有すれば良い。したがって、スレッショルド電圧Ｖtnを１Ｖ近傍とすると、スレッショルド電圧Ｖtn及びゲート酸化膜の製造ばらつきを考慮しても、ＮチャンネルＭＯＳＦＥＴの酸化膜は、理論上は５０Å程度の膜厚に設定可能となる。

この膜厚の値は、車載機器の通常の動作電圧１２Ｖで用いられるＭＯＳＦＥＴのゲート酸化膜２００Åと比較すると１／４の値である。一方、ＭＯＳＦＥＴのゲート酸化膜厚とゲート膜幅は、比例関係にあることから、従来に比べて１／４のゲート幅でＭＯＳＦＥＴを製造できることになる。そのため、従来に比して、安定化電源回路の大部分の面積を占めるパワートランジスタ（出力用トランジスタ２）のさらなる小型化が可能となる。

この図１に示された第１の回路構成例において、例えば、ツェナーダイオード３が無い状態にあって、先に述べた４０Ｖ以上のノイズ電圧が回路に印加されたと仮定すると、真っ先に出力用トランジスタ２のゲート電圧が上昇して出力用トランジスタ２が破壊されてしまう。

この第１の回路構成例においては、ツェナーダイオード３があるため、上述のような４０Ｖ以上のノイズ電圧が印加されても、ノイズ電流は、第１の抵抗器１１、ツェナーダイオード３、第５の抵抗器１５、第４の抵抗器１４を経てグランドへ流れるため、出力用トランジスタ２の破壊が防止される。
ノイズ電流に対する帰還制御用トランジスタ１のゲート電圧の上昇の大きさは、第５の抵抗器１５の抵抗値に応じて変化するため、この第５の抵抗器１５の抵抗値の調整によってノイズ強度に対する感度調整が可能となっている。

なお、第５の抵抗器１５は、出力電圧ＶＲＥＧの電圧設定には影響しない為、定常動作時の回路動作や出力電圧値に影響を与えることはない。
このようにノイズ電圧が印加されてツェナーダイオード３がオンとなり、帰還制御用トランジスタ１のゲート電圧が上昇すると、帰還制御用トランジスタ１がオンとなる。同時に出力用トランジスタ２のゲート電圧が引き下げられることで、出力電圧ＶＲＥＧの上昇が防止される。

ここで、ツェナー電圧Ｖzと、帰還制御用トランジスタ１のスレッショルド電圧Ｖtn、及び、出力用トランジスタ２のゲート破壊電圧Ｖgbdの間には、下記する式２で表される関係が成立するようそれぞれの値を設定することが必要である。

Ｖz＜（Ｒ３／Ｒ４）×Ｖtn＋Ｖgbd・・・式２

一方、ツェナーダイオード３は、良く知られている通り寄生的にジャンクション容量（寄生容量）を有している。このため、立ち上がりの早い入力電圧ＶＩＮに応答して、第１の抵抗器１１とツェナーダイオード３の寄生容量Ｃzによりフィルタ回路が形成され、帰還制御用トランジスタ１のゲートに対して電圧の立ち上がりタイミングを可変する役割を果たす。

図３及び図４には、第１の抵抗器１１とツェナーダイオード３の寄生容量Ｃzによる出力電圧ＶＲＥＧの立ち上がりタイミングの違いを表す特性線が示されている。
すなわち、図３には、出力電圧ＶＲＥＧの立ち上がりタイミングを緩慢に調整した場合の特性線の一例が、図４には、出力電圧ＶＲＥＧの立ち上がりタイミングを急峻に調整した場合の特性線の一例が、それぞれ示されている。
特に、図４においては、出力電圧ＶＲＥＧの立ち上がりが急峻となり、所望の電圧値となるまでの時間がごく僅かで、起動特性が極めて良好であることが確認できる。

なお、第５の抵抗器１５は、帰還制御用トランジスタ１のゲートインピーダンスを高くする目的で設けられているものであるが、その抵抗値を変えることは、上述のツェナーダイオード３の寄生容量Ｃzとの時定数を変えることになるため、出力電圧ＶＲＥＧの立ち上がり特性の調整が可能となる。

なお、ツェナーダイオード３のジャンクション容量Ｃｊは、下記する式３により表すことができる。

Ｃｊ＝Ａ［(ｑεＮ_AＮ_D)／｛２（Ｎ_A＋Ｎ_D）｝］^１／２×１／（ψ₀−Ｖ_R）^１／２・・・式３

ここで、Ａはツェナーダイオード３の接合面積、Ｎ_Aはアクセプタ濃度、Ｎ_Dはドナ−濃度、ｑは電荷素量、εはシリコンの誘電率、Ｖ_Rは逆バイアス電圧、ψ₀はビルトインポテンシャルである。

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
先の第１の回路構成例においては、出力用トランジスタ２及び帰還制御用トランジスタ１にＮチャンネルＭＯＳＦＥＴを用いたが、第２の回路構成例においては、ＮチャンネルＭＯＳＦＥＴに代えてＰチャンネルＭＯＳＦＥＴを用いた点が異なるもので、基本的な回路構成は第１の回路構成例と同様である。

この第２の回路構成例における安定化電源回路においては、電源電圧端子２１が下位電源端子、グランド端子２２が上位電源端子とされ、電源電圧端子２１に負の被安定化電圧が印加されて、出力端子２３に安定化された負電圧を得る構成となっている。

以下、具体的な回路構成について説明する。
帰還制御用トランジスタ（図２においては「ＭＰ１」と表記）５のソース及びバックゲートはグランド端子２２に接続されている。
また、帰還制御用トランジスタ５のドレインは第１の抵抗器１１を介して電源電圧端子２１に接続されると共に、出力用トランジスタ６のゲート及びツェナーダイオード３のアノードに接続されている。
そして、ツェナーダイオード３のカソードは、帰還制御用トランジスタ５のゲートに接続されている。

出力用トランジスタ６のドレインは、第２の抵抗器１２を介して電源電圧端子２１に接続されている。
また、出力用トランジスタ６のソース及びバックゲートとグランド端子２２との間には、ソース側から第３の抵抗器１３、及び、第４の抵抗器１４が順に直列接続されて設けられている。
なお、出力用トランジスタ６のソース及びバックゲートには、出力端子２３が接続されている。

さらに、第３の抵抗器１３と第４の抵抗器１４の相互の接続点と帰還制御用トランジスタ５のゲートとの間には、第５の抵抗器１５が接続されている。
なお、かかる構成における回路動作は、基本的に第１の回路構成例と同様であるので、ここでの再度の詳細な説明は省略する。

また、本発明の実施の形態の電圧クランプ素子であるツェナーダイオードに代わる回路構成として、図５に示すように多段接続されたダイオード（図５（Ａ）参照）や、多段にダイオード接続されたＮＭＯＳトランジスタ（図５（Ｂ）参照）や、ＮＭＯＳトランジスタのスレッショルド電圧Ｖtnを抵抗比倍にする回路（図５（Ｃ）参照）等を用いることができる。
なお、図５に示すＮＭＯＳトランジスタをＰＭＯＳトランジスタやＮＰＮトランジスタ、さらに、ＰＮＰトランジスタに代えても同様の耐電圧特性が得られることはいうまでもない。

集積回路の小型化と共に、外来ノイズに対する耐電圧特性を向上しつつ、回路の起動特性の改善が所望される安定化電源回路に適用できる。

１…帰還制御用トランジスタ（ＮＭＯＳＦＥＴ）
２…出力用トランジスタ（ＮＭＯＳＦＥＴ）
３…ツェナーダイオード
５…帰還制御用トランジスタ（ＰＭＯＳＦＥＴ）
６…出力用トランジスタ（ＰＭＯＳＦＥＴ）

Claims (2)

1. 安定化電圧を出力する出力用トランジスタとフィードバック制御を行う帰還制御用トランジスタとを有してなる安定化電源回路であって、
   前記出力用トランジスタのゲートと前記帰還制御用トランジスタのゲートとの間に電圧クランプ素子を備え、
   前記出力用トランジスタと前記帰還制御用トランジスタに用いられるＭＯＳトランジスタを、共にスレッショルド電圧近傍で動作せしめるよう構成されてなり、
   前記出力用トランジスタと帰還制御用トランジスタには、ＮチャンネルＭＯＳＦＥＴが用いられ、
   上位電源端子に第１の抵抗器の一端が接続され、前記第１の抵抗器の他端に前記帰還制御用トランジスタのドレイン、ツェナーダイオードのカソード、及び、前記出力用トランジスタのゲートが接続され、
   前記帰還制御用トランジスタのゲートが前記ツェナーダイオードのアノードと第５の抵抗器の一端に接続され、
   前記帰還制御用トランジスタのソース及びバックゲートが下位電源端子に接続され、
   前記出力用トランジスタのドレインが前記上位電源端子に接続され、
   前記出力用トランジスタのソース及びバックゲートと第３の抵抗器の一端が相互に接続され、
   前記第３の抵抗器の他端が前記第５の抵抗器の他端、及び、第４の抵抗器の一端に接続され、
   前記第４の抵抗器の他端が前記下位電源端子に接続されて、
   前記出力用トランジスタのソース及びバックゲートと前記第３の抵抗器の一端との相互の接続点に安定化された正電圧を出力可能としてなることを特徴とする安定化電源回路。
2. 安定化電圧を出力する出力用トランジスタとフィードバック制御を行う帰還制御用トランジスタとを有してなる安定化電源回路であって、
   前記出力用トランジスタのゲートと前記帰還制御用トランジスタのゲートとの間に電圧クランプ素子を備え、
   前記出力用トランジスタと前記帰還制御用トランジスタに用いられるＭＯＳトランジスタを、共にスレッショルド電圧近傍で動作せしめるよう構成されてなり、
   前記出力用トランジスタと帰還制御用トランジスタには、ＰチャンネルＭＯＳＦＥＴが用いられ、
   下位電源端子に第１の抵抗器の一端が接続され、前記第１の抵抗器の他端が前記帰還制御用トランジスタのドレイン、ツェナーダイオードのアノード、及び、前記出力用トランジスタのゲートに接続され、
   前記帰還制御用トランジスタのゲートが前記ツェナーダイオードのカソードと第５の抵抗器の一端に接続され、
   前記帰還制御用トランジスタのソース及びバックゲートが上位電源端子に接続され、
   前記出力用トランジスタのドレインが前記下位電源端子に接続され、
   前記出力用トランジスタのソース及びバックゲートと第３の抵抗器の一端が相互に接続され、
   前記第３の抵抗器の他端が前記第５の抵抗器の他端、及び、第４の抵抗器の一端に接続され、
   前記第４の抵抗器の他端が前記上位電源端子に接続されて、
   前記出力用トランジスタのソース及びバックゲートと前記第３の抵抗器の一端との相互の接続点に安定化された負電圧を出力可能としてなることを特徴とする安定化電源回路。
   

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