JP2021096554A

JP2021096554A - 定電流回路

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Publication number: JP2021096554A
Application number: JP2019226155A
Authority: JP
Inventors: 一之宮島; Kazuyuki Miyajima
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2019-12-16
Filing date: 2019-12-16
Publication date: 2021-06-24
Anticipated expiration: 2039-12-16
Also published as: JP7314042B2

Abstract

【課題】起動時や電源電圧の低下に伴う制御トランジスタＭ１のドレイン電圧の一時的な低下とその後の復帰の際にも負荷に対して過大な電流が流れないようにする。【解決手段】定電流回路は、ドレインが負荷ＲＬを介して電源端子に接続され、ソースがセンス抵抗ＲＳを介して接地に接続された制御トランジスタＭ１と、センス抵抗ＲＳに発生する電圧と基準電圧ＶＲＥＦとの差分に応じて制御トランジスタＭ１のゲートを制御する差動アンプＡＭＰ１とを備える。差動アンプＡＭＰ１は、センス抵抗ＲＳに発生する電圧が基準電圧ＶＲＥＦに一致するように制御トランジスタＭ１を制御することで、負荷ＲＬに一定電流を供給する。定電流回路は、制御トランジスタＭ１のドレイン・ソース間の電位差が所定電圧以下に低下すると、制御トランジスタＭ１のドレイン電流を減少させる差動アンプＡＭＰ２をさらに備える。【選択図】図１

Description

本発明はＬＥＤ等の負荷に一定の電流を供給する定電流回路に関する。

従来の定電流回路は、図８に示すように、センス抵抗ＲSで電流／電圧変換された電圧が基準電圧ＶＲＥＦと等しくなるように、差動アンプＡＭＰ３を用いてＮＭＯＳの制御トランジスタＭ１のゲートを制御することで、負荷ＲＬに供給される電流を基準電圧ＶＲＥＦで決まる一定値に制御している（例えば特許文献１の図６）。図８において、ＶＤＤ１は負荷ＲＬ用の電源電圧、ＶＤＤ２は差動アンプＡＭＰ３用の電源電圧である。

特許第５９３９８９９号公報

この定電流回路の問題点として、制御トランジスタＭ１のドレイン電圧が０Ｖから立ち上がった場合や、図９に示すように、電源電圧ＶＤＤ１の低下により制御トランジスタＭ１のドレイン電圧が一時的に下がった場合に、差動アンプＡＭＰ３は抵抗ＲＳに流れる電流が一定値になるように制御トランジスタＭ１を制御するため、その差動アンプＡＭＰ３の出力電圧、つまり制御トランジスタＭ１のゲート電圧が上昇する。その後、制御トランジスタＭ１のドレイン電圧が正常値に急激に回復すると、差動アンプＡＭＰ３は制御トランジスタＭ１のゲート電圧を下げるように動作するが、差動アンプＡＭＰ３の内部の位相補償動作等の影響でその応答に遅れが生じる。

結果として、制御トランジスタＭ１のドレイン電圧が急激に上昇すると、図９に示すように、制御トランジスタＭ１のドレイン電流にオーバーシュートが発生して、制御の目標とする電流よりも多くの電流が一時的に流れる。

特に、制御トランジスタＭ１のドレイン電圧が基準電圧ＶＲＥＦ以下にまで低下すると、制御トランジスタＭ１のゲート電圧をいくら上げても抵抗ＲＳで発生する電圧は基準電圧ＶＲＥＦに達しないため、差動アンプＡＭＰ３の出力電圧は電源電圧ＶＤＤ２まで上昇し、制御トランジスタＭ１のドレイン電圧が正常値に復帰する際には、きわめて大きなオーバーシュート電流が発生することになる。

こうしたオーバーシュート電流は、ＬＥＤを負荷ＲＬに使用した場合、ＬＥＤの劣化や破壊を引き起こす可能性があり、対策が必要となる。

本発明の目的は、起動時や電源電圧の低下に伴う制御トランジスタのドレイン電圧の一時的な低下とその後の復帰の際にも負荷に対して過大な電流が流れないようにした定電流回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、ドレインが負荷を介して電源端子に接続され、ソースがセンス抵抗を介して接地に接続された第１導電型の第１トランジスタと、前記センス抵抗に発生する電圧と基準電圧との差分に応じて前記第１トランジスタのゲートを制御する第１差動アンプとを備え、該第１差動アンプは前記センス抵抗に発生する電圧が前記基準電圧に一致するように前記第１トランジスタを制御することで前記負荷に一定電流を供給する定電流回路において、前記第１トランジスタのドレイン・ソース間の電位差が所定電圧以下に低下すると前記第１トランジスタのドレイン電流を減少させる第２差動アンプをさらに備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載の定電流回路において、前記第２差動アンプは、前記第１トランジスタのドレイン電圧がゲートに入力する第２導電型の第２トランジスタと、該第２トランジスタに差動接続され前記第１トランジスタのソース電圧に前記所定電圧を加えた電圧がゲートに入力する第２導電型の第３トランジスタと、前記第２トランジスタと前記第３トランジスタに動作電流を供給する第１電流源と、前記第２トランジスタのゲート電圧と前記第３トランジスタのゲート電圧の差分が前記所定電圧より小さくなると前記第１トランジスタのゲート電圧を減少させ、前記第１トランジスタのドレイン電流を減少させる第１カレントミラー回路と、を有することを特徴とする。

請求項３にかかる発明は、請求項２に記載の定電流回路において、前記所定電圧は、ソースが前記第３トランジスタのゲートに接続されゲートとドレインが第３電流源に接続された第１導電型の第８トランジスタと、ドレインが前記第３トランジスタのゲートに接続されゲートが前記第３電流源に接続されソースに前記第１トランジスタのソース電圧に対応する電圧が印加する第１導電型の第９トランジスタと、によって設定されていることを特徴とする。

請求項４にかかる発明は、請求項３に記載の定電流回路において、ゲートが前記第１トランジスタのドレインに接続されソースが前記第２トランジスタのゲートに接続されドレインが接地に接続された第２導電型の第６トランジスタと、ゲートが前記第１トランジスタのソースに接続されソースが前記第９トランジスタのソースに接続されドレインが接地に接続された第２導電型の第７トランジスタと、前記第６トランジスタに動作電流を与える第２電流源とを備え、前記第７、第８、第９トランジスタには前記第３電流源により動作電流が与えられることを特徴とする。

請求項５にかかる発明は、請求項２、３又は４に記載の定電流回路において、前記第１カレントミラー回路は、ゲートとドレインが前記第２トランジスタのドレインに接続されソースが接地された第１導電型の第４トランジスタと、ゲートが前記第４トランジスタのゲートとドレインに接続されソースが接地され、ドレインが前記第１トランジスタのゲートに接続された第１導電型の第５トランジスタと、で構成されていることを特徴とする。

請求項６にかかる発明は、請求項２、３又は４に記載の定電流回路において、前記第１差動アンプは、非反転入力端子に前記基準電圧が第２抵抗を介して接続され、前記第１カレントミラー回路は、ゲートとドレインが前記第２トランジスタのドレインに接続されソースが接地された第１導電型の第４トランジスタと、ゲートが前記第４トランジスタのゲートとドレインに接続されソースが接地され、ドレインが前記第１差動アンプの前記非反転入力端子に接続された第１導電型の第５トランジスタとで構成されていることを特徴とする。

請求項７にかかる発明は、請求項４に記載の定電流回路において、前記第２電流源と前記第３電流源は、前記基準電圧に比例した電流を流すことを特徴とする。

請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載の定電流回路において、前記第１差動アンプはトランスコンダクタンスアンプで構成されていることを特徴とする。

本発明によれば、制御トランジスタとしての第１トランジスタのドレイン電圧が低下すると第１トランジスタのドレイン電流を減少させる第２差動アンプを備えたので、起動時や電源電圧が低下しても、第１トランジスタのドレイン・ソース間の電位差が所定電圧以下に低下することを回避することができ、電源電圧回復時に負荷に対して過大な電流が流れないようにすることができる。

本発明の第１実施例の定電流回路の回路図である。図１の定電流回路の具体的な回路図である。図２の定電流回路の更に具体的な回路図である。本発明の第２実施例の定電流回路の回路図である。図４の定電流回路の具体的な回路図である。図５の定電流回路の更に具体的な回路図である。トランスコンダクタンスアンプの一例の回路図である。従来の定電流回路の回路図である。図８の従来技術による定電流回路において、制御トランジスタＭ１のドレイン電圧が一時的に低下した場合の制御トランジスタＭ１のゲート電圧とドレイン電流の波形図である。本発明による定電流回路において、制御トランジスタＭ１のドレイン電圧が一時的に低下した場合の制御トランジスタＭ１のゲート電圧とドレイン電流の波形図である。

＜第１実施例＞
図１〜図３に本発明の第１実施例の定電流回路を示す。図１において、Ｍ１はＬＥＤ等の負荷ＲＬに電流を供給するＮＭＯＳの制御トランジスタ、ＲＳは制御トランジスタＭ１のドレイン電流を検出して電流／電圧変換するセンス抵抗、ＡＭＰ１は非反転入力端子に入力する基準電圧ＶＲＥＦと反転入力端子に入力するセンス抵抗ＲＳに発生する電圧を比較して、その差分に応じて制御トランジスタＭ１のゲートを制御する第１差動アンプ、ＶＤＤ１は負荷ＲＬ用の電源電圧、ＶＤＤ２は差動アンプＡＭＰ１用の電源電圧である。Ｃ１は制御トランジスタ１のゲート電圧を安定化させるためのキャパシタである。本実施例では、第１差動アンプＡＭＰ１として、例えば図７に示すようなトランスコンダクタンスアンプを使用する。

このトランスコンダクタンスアンプは、ソースが電流源Ｉ４に共通接続された差動対のＰＭＯＳトランジスタＭ２１，Ｍ２２と、トランジスタＭ２１のドレイン電流をミラーするＮＭＯＳトランジスタＭ２３，Ｍ２４からなるカレントミラー回路と、トランジスタＭ２２のドレイン電流をミラーするＮＭＯＳトランジスタＭ２５，Ｍ２６からなるカレントミラー回路と、トランジスタＭ２６のドレイン電流をミラーするＰＭＯＳトランジスタＭ２７，Ｍ２８からなるカレントミラー回路を備える。そして、トランジスタＭ２１のゲートに基準電圧ＶＲＥＦが入力し、トランジスタＭ２２のゲートにセンス抵抗ＲＳに発生する電圧が入力し、トランジスタＭ２４，Ｍ２８の共通接続されたドレインが、差動アンプＡＭＰ１の出力端子として制御トランジスタＭ１のゲートに接続される。

この第１差動アンプＡＭＰ１では、センス抵抗ＲＳで発生する電圧が基準電圧ＶＲＥＦよりも低下すると、トランジスタＭ２２，Ｍ２５，Ｍ２６，Ｍ２７のドレイン電流が増大して、トランジスタＭ２８のドレイン電流がトランジスタＭ２４のドレイン電流よりも大きくなり、制御トランジスタＭ１のゲート電圧を引き上げ、制御トランジスタＭ１のドレイン電流を大きくしてセンス抵抗ＲＳに発生する電圧を高くする。差動アンプＡＭＰ１の出力端子（トランジスタＭ２４，Ｍ２８の共通接続されたドレイン）のソース電流及びシンク電流は、カレントミラー回路を構成する制御トランジスタＭ２３とＭ２４、Ｍ２５とＭ２６、Ｍ２７とＭ２８のアスペクト比が同一であれば、電流源Ｉ４の電流値で制限される。

図１において、ＡＭＰ２は本実施例で追加した第２差動アンプである。この差動アンプＡＭＰ２は、電流源Ｉ１にソースが共通接続された差動対のＰＭＯＳトランジスタＭ２，Ｍ３と、トランジスタＭ２のドレイン電流をミラーするＮＭＯＳトランジスタＭ４，Ｍ５からなるカレントミラー回路（第１カレントミラー回路）と、トランジスタＭ３のゲートと制御トランジスタＭ１のソースの間に挿入された電圧源ＶＯＦとを備える。トランジスタＭ５は、そのドレインが制御トランジスタＭ１のゲートに接続され、制御トランジスタＭ１のドレイン・ソース間の電位差が所定値よりも低下したとき流れるトランジスタＭ２のドレイン電流を、制御トランジスタＭ１のゲートからシンクする。

さて、電源電圧ＶＤＤ１に十分に高い電圧が供給されていて、制御トランジスタＭ１のドレイン・ソース間の電位差が十分な値になっている状態では、制御トランジスタＭ１は、センス抵抗ＲＳに発生する電圧が基準電圧ＶＲＥＦと等しくなるように、差動アンプＡＭＰ１によって制御されている。また、この状態では、トランジスタＭ２のゲート電圧はトランジスタＭ３のゲート電圧よりも高くなっており、トランジスタＭ２はＯＦＦ状態になっている。

ＶＲＥＦを基準電圧ＶＲＥＦの電圧、ＶＯＦを電圧源ＶＯＦの電圧とすると、この後、制御トランジスタＭ１のドレイン電圧が、「ＶＲＥＦ＋ＶＯＦ」付近まで低下すると、トランジスタＭ２がドレイン電流を流し始め、トランジスタＭ４，Ｍ５からなるカレントミラー回路を経由して制御トランジスタＭ１のゲート電圧を引き下げるように動作する。この結果、制御トランジスタＭ１のドレイン電流が減少してソース電圧も低下する。

図１の電流源Ｉ１の電流値が、図７で説明したトランスコンダクタンスアンプとしての差動アンプＡＭＰ１の電流源Ｉ４の電流値の２倍である場合、制御トランジスタＭ１のドレイン電圧が基準電圧ＶＲＥＦ以下の状態では、トランジスタＭ２とＭ３のゲート電圧は等しくなるように制御される。このとき、制御トランジスタＭ１のドレイン・ソース間電位差（＝Ｖdsm1）は電圧ＶＯＦと等しくなる。この状態では、制御トランジスタＭ１のドレイン電流Ｉdm1は、制御トランジスタＭ１のドレイン電圧Ｖdm1と関連して、以下の式（１）のように制御される。

このような動作により、図１の定電流回路においては、制御トランジスタＭ１のドレイン電圧が低下しても、そのゲート電圧は差動アンプＡＭＰ１の電源電圧ＶＤＤ２まで上昇することはない。また、この状態で制御トランジスタＭ１のドレイン電圧が急激に上昇しても、そのゲート電圧は差動アンプＡＭＰ１のソース電流により一定のスルーレートで増加していくため、図１０で表しているように、制御トランジスタＭ１のドレイン電流にオーバーシュートを発生しないようにできる。

このように、制御トランジスタＭ１のドレイン電流にオーバーシュートが発生しないようにするためには、制御トランジスタＭ１が常に飽和領域で動作する必要があり、この場合に必要な制御トランジスタＭ１の飽和電圧Ｖsatm1は、制御トランジスタＭ１のドレイン電流をＩdm1とすると、一般に以下の式（２）で表される。

ここで、βm1は制御トランジスタＭ１のトランスコンダクタンス係数である。

この式（２）のように、飽和電圧Ｖsatm1は制御トランジスタＭ１のドレイン電流Ｉdm1とトランスコンダクタンス係数βm1により決まる。βm1の値は製造ばらつきや温度により変動するため、電圧ＶＯＦも制御トランジスタＭ１の特性変動に合わせて変動する事が望ましい。

図２は、こうした点を考慮した図１の定電流回路の具体例である。図２における差動アンプＡＭＰ２は、図１の差動対のトランジスタＭ２のゲートとＭ３のゲートに、レベルシフト回路として、ＰＭＯＳトランジスタＭ６からなるソースフォロアとＰＭＯＳトランジスタＭ７からなるソースフォロアが追加されている。これらのトランジスタＭ６とＭ７は、それぞれ電流源Ｉ２とＩ３により一定の電流でバイアスされている。トランジスタＭ６はトランジスタＭ１のドレイン電圧をトランジスタＭ６のゲート・ソース間電圧だけ高くしてトランジスタＭ２のゲートに印加し、トランジスタＭ７はトランジスタＭ１のソース電圧をトランジスタＭ７のゲート・ソース間電圧だけ高くしてトランジスタＭ３のゲートに印加することで、トランジスタＭ１のドレイン電圧が接地電圧近くまで低下した場合でも回路全体を動作可能にしている。

また、トランジスタＭ７のソースにはＮＭＯＳトランジスタＭ９のソースが接続されている。また、トランジスタＭ９のドレインはＮＭＯＳトランジスタＭ８のソースとトランジスタＭ３のゲートに接続されている。さらに、このトランジスタＭ９のゲートとトランジスタＭ８のゲートとドレインは電流源Ｉ３に接続されている。

このトランジスタＭ９のドレイン・ソース間の電位差Ｖdsm9によって、図１の電圧ＶＯＦを生成している。トランジスタＭ８とＭ９のトランスコンダクタンス係数をそれぞれβm8とβm9とする。ここで例として、βm8＝４×βm9となるように設定すると、トランジスタＭ９のドレイン・ソース間の電位差Ｖdsm9は以下の式（３）ように表される。

ここで、Ｉ３は電流源Ｉ３の電流値である。

式（３）の電位差Ｖdsm9が式（２）の飽和電圧Ｖsatm1に等しくなる電流源Ｉ３の電流値Ｉ３を求めると、式（４）のようになる。

トランジスタＭ１とＭ８は同じ極性のＮＭＯＳトランジスタで構成されており、式（４）は以下のようになる。

ここで、Ｗ１は制御トランジスタＭ１のゲート幅、Ｌ１は制御トランジスタＭ１のゲート長、Ｗ８はトランジスタＭ８のゲート幅、Ｌ８はトランジスタＭ８のゲート長である。

このように、制御トランジスタＭ１を飽和領域で動作させるために必要な電流源Ｉ３の電流値Ｉ３とドレイン電流Ｉdm1の関係は、トランジスタＭ１とＭ８のゲート長とゲート幅といった形状的なパラメータで決まり、温度等の影響は受けない。電流源Ｉ２の電流値Ｉ２は電流値Ｉ３と同じ値に設定される。

結果として、定電流回路の出力電流である制御トランジスタＭ１のドレイン電流と電流源Ｉ２及びＩ３の電流値を上記のようにして設定することにより、図２の定電流回路においては、制御トランジスタＭ１の特性変動に関係なく、制御トランジスタＭ１のドレイン電圧が低下した状態においても、制御トランジスタＭ１を常に飽和領域で動作させることが可能となる。

式（５）より、制御トランジスタＭ１を常に飽和領域で動作させるために必要な電流源Ｉ３の電流値は、定電流回路の出力電流の設定値（＝Ｉdm1）に合わせて変化させることが望ましい。

図３はこの点を考慮した具体的回路である。定電流回路の出力電流である制御トランジスタＭ１のドレイン電流の値は、基準電圧ＶＲＥＦの値に比例して変化している。そこで図３においては、ゲートが電圧源ＶＲＥＦに接続されソースが抵抗Ｒ１を介して接地に接続されたＮＭＯＳトランジスタＭ１０のドレイン電流が、ＰＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３からなるカレントミラー回路に供給されている。トランジスタＭ１２は電流源Ｉ３として、トランジスタＭ１３は電流源Ｉ２として働く。

基準電圧ＶＲＥＦの値を高くすると、飽和領域で動作している際の制御トランジスタＭ１のドレイン電流も増加するが、基準電圧ＶＲＥＦの増大に比例して抵抗Ｒ１の電流も増加し、これが制御トランジスタＭ１１，Ｍ１２，Ｍ１３のカレントミラー回路により折り返される。これにより、トランジスタＭ８，Ｍ９に流れる電流も増加する。

このように動作することにより、基準電圧ＶＲＥＦの値を変化させることで、制御トランジスタＭ１のドレイン電流、つまり定電流回路の出力電流を変化させると、それに応じて図２の電流源Ｉ３の電流に相当する電流が変化し、ＶＯＦを変化させることが出来る。

＜第２実施例＞
図４〜図６に本発明の第２実施例の定電流回路を示す。本実施例では、基準電圧ＶＲＥＦと第１差動アンプＡＭＰ１の非反転入力端子の間に分離用の抵抗Ｒ２を接続し、その抵抗Ｒ２と第１差動アンプＡＭＰ１の非反転入力端子の間にトランジスタＭ５のドレインを接続している。つまり、第２差動アンプＡＭＰ２で検出した制御トランジスタＭ１のドレイン・ソース間電圧Ｖdsm１の検出信号を、制御トランジスタＭ１のゲートではなく、第１差動アンプＡＭＰ１の非反転入力端子に入力している。第１差動アンプＡＭＰ１の非反転入力端子の電圧の変化は制御トランジスタＭ１のゲート電圧に同相の変化として現れるので、第２実施例でも、前記した第１実施例と同様の制御が行われ、制御トランジスタＭ１のドレイン電流のオーバーシュートを防止することができる。図５は図２に対応する具体化回路、図６は図３に対応する具体化回路であり、それぞれ図２、図３の回路と同様に動作するので、動作の詳細説明は省略する。

ＡＭＰ１：第１差動アンプ
ＡＭＰ２：第２差動アンプ
Ｍ１，Ｍ４，Ｍ５，Ｍ８，Ｍ９，Ｍ１０：ＮＭＯＳトランジスタ
Ｍ２，Ｍ３，Ｍ６，Ｍ７，Ｍ１１，Ｍ１２，Ｍ１３：ＰＭＯＳトランジスタ

Claims

ドレインが負荷を介して電源端子に接続され、ソースがセンス抵抗を介して接地に接続された第１導電型の第１トランジスタと、前記センス抵抗に発生する電圧と基準電圧との差分に応じて前記第１トランジスタのゲートを制御する第１差動アンプとを備え、該第１差動アンプは前記センス抵抗に発生する電圧が前記基準電圧に一致するように前記第１トランジスタを制御することで前記負荷に一定電流を供給する定電流回路において、
前記第１トランジスタのドレイン・ソース間の電位差が所定電圧以下に低下すると前記第１トランジスタのドレイン電流を減少させる第２差動アンプをさらに備えることを特徴とする定電流回路。
請求項１に記載の定電流回路において、
前記第２差動アンプは、前記第１トランジスタのドレイン電圧がゲートに入力する第２導電型の第２トランジスタと、該第２トランジスタに差動接続され前記第１トランジスタのソース電圧に前記所定電圧を加えた電圧がゲートに入力する第２導電型の第３トランジスタと、前記第２トランジスタと前記第３トランジスタに動作電流を供給する第１電流源と、前記第２トランジスタのゲート電圧と前記第３トランジスタのゲート電圧の差分が前記所定電圧より小さくなると前記第１トランジスタのゲート電圧を減少させ、前記第１トランジスタのドレイン電流を減少させる第１カレントミラー回路と、を有することを特徴とする定電流回路。
請求項２に記載の定電流回路において、
前記所定電圧は、ソースが前記第３トランジスタのゲートに接続されゲートとドレインが第３電流源に接続された第１導電型の第８トランジスタと、ドレインが前記第３トランジスタのゲートに接続されゲートが前記第３電流源に接続されソースに前記第１トランジスタのソース電圧に対応する電圧が印加する第１導電型の第９トランジスタと、によって設定されていることを特徴とする定電流回路。
請求項３に記載の定電流回路において、
ゲートが前記第１トランジスタのドレインに接続されソースが前記第２トランジスタのゲートに接続されドレインが接地に接続された第２導電型の第６トランジスタと、ゲートが前記第１トランジスタのソースに接続されソースが前記第９トランジスタのソースに接続されドレインが接地に接続された第２導電型の第７トランジスタと、前記第６トランジスタに動作電流を与える第２電流源とを備え、前記第７、第８、第９トランジスタには前記第３電流源により動作電流が与えられることを特徴とする定電流回路。
請求項２、３又は４に記載の定電流回路において、
前記第１カレントミラー回路は、ゲートとドレインが前記第２トランジスタのドレインに接続されソースが接地された第１導電型の第４トランジスタと、ゲートが前記第４トランジスタのゲートとドレインに接続されソースが接地され、ドレインが前記第１トランジスタのゲートに接続された第１導電型の第５トランジスタと、で構成されていることを特徴とする定電流回路。
請求項２、３又は４に記載の定電流回路において、
前記第１差動アンプは、非反転入力端子に前記基準電圧が第２抵抗を介して接続され、
前記第１カレントミラー回路は、ゲートとドレインが前記第２トランジスタのドレインに接続されソースが接地された第１導電型の第４トランジスタと、ゲートが前記第４トランジスタのゲートとドレインに接続されソースが接地され、ドレインが前記第１差動アンプの前記非反転入力端子に接続された第１導電型の第５トランジスタとで構成されていることを特徴とする定電流回路。
請求項４に記載の定電流回路において、
前記第２電流源と前記第３電流源は、前記基準電圧に比例した電流を流すことを特徴とする定電流回路。
請求項１乃至７のいずれか１つに記載の定電流回路において、
前記第１差動アンプはトランスコンダクタンスアンプで構成されていることを特徴とする定電流回路。