JP3822781B2 - 安定化電源回路 - Google Patents
安定化電源回路 Download PDFInfo
- Publication number
- JP3822781B2 JP3822781B2 JP2000203956A JP2000203956A JP3822781B2 JP 3822781 B2 JP3822781 B2 JP 3822781B2 JP 2000203956 A JP2000203956 A JP 2000203956A JP 2000203956 A JP2000203956 A JP 2000203956A JP 3822781 B2 JP3822781 B2 JP 3822781B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- current
- power supply
- stabilized power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の属する技術分野】
本発明は、過電流保護回路を備えた安定化電源回路に関する。
【0002】
【従来の技術】
安定した電圧を出力する安定化電源回路は、電力供給系統の電圧、出力負荷、周囲温度の変化、または時間変化に対して一定の電圧を出力する電源回路である。安定化電源回路は、一定の値よりも大きい電流が流れたときに出力電流および出力電圧を減少させるための過電流保護回路を備えている場合が多い。これは、仮に出力電圧が一定であっても出力電流が大きくなれば出力電力が大きくなり、回路の発熱、トランジスタの破壊等の問題を生じるからである。したがって、過電流保護回路を備えた安定化電源回路は、通常、出力電流を監視するための構成を有する。
【0003】
図8は、過電流保護回路を備えた従来の安定化電源回路80を示す。安定化電源回路80は、入力電圧VINに基づいて、出力段トランジスタ82を介して出力端子86から一定の電圧VOUTを出力する。ここで上述の出力電流を監視するための構成として、安定化電源回路80は出力段トランジスタ82と出力端子86との間に電流検知抵抗84を有する。電流検知抵抗84はその両端の電圧を分圧するのに利用される。安定化電源回路80は、分圧の結果を比較し、そして出力電流が所定の値よりも大きくなれば、出力段トランジスタ82のベース電流を減少させることにより出力電流および出力電圧を減少させる。すなわち、出力電流および出力電圧が、いわゆる「フの字特性」(例えば図3)を呈するように制御されている。この「フの字特性」とは、ある一定の電流値(図3ではIk)までは出力電圧(図3ではVOUT)は一定であり、その電流値を超える電流を出力しようとする場合には出力電流および出力電圧が共に減少するような特性をいう。グラフの形状が「フ」の字形であるところから、「フの字特性」と呼ばれることが多い。
【0004】
【発明が解決しようとする課題】
このように構成された安定化電源回路80では、出力端子86に接続された負荷に流れる電流と同じ大きさの電流が電流検出抵抗84にも流れ、電圧降下が生じる。したがって、出力段トランジスタ82からは必要とされる電圧が出力されているにもかかわらず、出力端子86からの実際の出力は電圧降下分だけ小さくなっている。すなわち、その電圧降下分だけ安定化電源回路80の出力電圧の範囲が制限されていることになる。
【0005】
本発明の目的は、出力電圧の範囲を制限することなく、出力電流および出力電圧がいわゆる「フの字特性」を持つような過電流保護回路を備えた安定化電源回路を提供することである。
【0006】
【課題を解決するための手段】
本発明の安定化電源回路は、出力電流に対する過電流保護機能を有する安定化電源回路であって、基準電圧を発生させる基準電圧発生部と、前記基準電圧に基づいて所定の定電圧を出力する出力部と、出力部からの出力電流を検出し、検出された出力電流に対する過電流の検出を行う過電流検出部とを備え、前記過電流検出部は、検出した出力電流に基づいて第2の電圧を生成し、前記出力部からの出力電圧に基づく第1の電圧と前記第2の電圧の差に応じて、出力部から出力される出力電流および出力電圧を減少させる出力制御部を備えていることを特徴とする安定化電源回路であって、これにより上記目的を達成できる。
【0007】
前記過電流検出部は、前記第1の電圧および前記第2の電圧の差動増幅を行って、差動増幅電圧を生成する差動増幅部を備えていてもよい。
【0008】
前記差動増幅部は、前記第1の電圧および前記第2の電圧の2つの入力電圧に対して所定のオフセット電圧を有し、前記出力電圧が接地電圧になると、前記出力制御部は前記出力部に所定の電流を出力させてもよい。
【0009】
前記差動増幅部は、前記第2の電圧を調整する調整部をさらに備えていてもよい。
【0010】
前記調整部は、前記第2の電圧が所定値を超えると調整を行ってもよい。
【0011】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の実施の形態を説明する。
【0012】
(実施の形態1)
図1は、実施の形態1の安定化電源回路100のブロック図を示す。図1の(a)は、安定化電源回路100の概略的なブロック図を示す。安定化電源回路100は、出力端子4から一定の電圧を供給するよう動作する回路である。ただし電圧はある電流値まで一定であり、その電流値を超える電流が流れようとすると、安定化電源回路100は出力電流および出力電圧を共に減少させ、いわゆる「フの字特性」を持つよう出力電流および出力電圧を制御する。
【0013】
以下、図1の(a)の安定化電源回路100の構成および動作を説明する。安定化電源回路100は、出力部90と、出力電圧検出部10と、過電流検出部20と、基準電圧発生回路40とを含む。まず、基準電圧発生回路40は、基準電圧(VREF)を発生させる回路であり、温度等の環境の影響を受けず、かつ経時変化のない一定の基準電圧を供給する。出力電圧検出部10は、出力部90からの出力電圧に基づく電圧を検出し、その結果を再び出力部90に戻す。出力部90は、基準電圧発生回路40からの基準電圧と出力電圧検出部10の検出結果とに基づいて、出力端子4から一定の電圧を出力する。出力電圧検出部10の検出結果は、出力電圧検出部10が、出力端子4における出力電圧(VOUT)を分圧して検出し、出力部90に戻したものである。過電流検出部20は、出力電流を検出して出力電流に対する過電流の検出を行い、過電流を検出すると出力部からの出力電流および出力電圧を減少させる。これらの機能を果たすため、過電流検出部20は、出力電流検出部22−1および差動増幅器22−2を含む差動増幅部22と、出力制御部24とを含む。これらのより具体的な構成および過電流検出部20が過電流を検出する原理の詳細な説明は、後述する。
【0014】
図1の(b)は、(a)の安定化電源回路100の構成をより具体的に示すブロック図である。図1の(b)に示すように、安定化電源回路100は、出力電圧検出部10と、過電流検出部20と、比較器30と、基準電圧発生回路40と、定電流源50と、PMOSトランジスタM1とを含む。(a)の出力部90は、より具体的に、入力電源が接続される入力電源電圧端子2、比較器30、定電流源50およびPMOSトランジスタM1として記載されている。PMOSトランジスタM1は、出力端子4から電圧を出力する際の出力段トランジスタである。本発明の安定化電源回路100は、出力に直列に過電流検出回路が接続されているのではない。すなわち出力段トランジスタM1と出力端子4との間に電流検知抵抗は存在しない。したがって出力段トランジスタM1から出力された電圧と出力端子4から出力された電圧との間には電圧降下は生じないので、出力電圧の範囲が制限されることはない。
【0015】
以下では、出力電圧検出部10と、比較器30と、定電流源50と、PMOSトランジスタM1とについてのみ説明する。出力電圧検出部10は、入力電源電圧端子2からPMOSトランジスタM1を介して出力される電圧を分圧して帰還する、例えば抵抗素子等である。比較器30は、演算増幅回路により構成されている。比較器30には、出力電圧検出部10で検出された電圧と基準電圧VREFとが入力され、検出された電圧が基準電圧よりも高い場合にはハイレベル電圧を、検出された電圧が基準電圧よりも低い場合にはローレベル電圧を出力する。定電流源50は、回路に一定の電流(定電流)を流す。PMOSトランジスタM1は、出力端子4から電圧を出力する際の出力段トランジスタである。PMOSトランジスタM1は、ゲート電極に所定以上の電圧が印加されると非導通状態(オフ)になり、逆に所定以下の電圧が印加されると導通状態(オン)になるよう構成されている周知のPMOSトランジスタである。PMOSトランジスタM1が導通することにより、入力電源電圧端子2に印加された電圧に基づいて出力端子4および出力電圧検出部10に電圧が生じる。
【0016】
以上説明した安定化電源回路100の要素のうち、過電流検出部20を除く要素で構成される回路(すなわち、図1の(a)に記載された出力部90と、基準電圧発生回路40と、出力電圧検出部10とで構成される回路)は、一定の電圧を供給できる定電圧回路である。その電源回路の動作原理を図1の(b)を利用して簡単に説明する。まず、出力端子4における出力電圧VOUTが所望の電圧よりも大きい(出力電圧検出部10を流れる電流が大きい)場合を考える。上述のように、出力電圧検出部10が出力端子4における出力電圧を分圧した結果、比較的大きな変換電圧として比較器30に出力される。変換電圧は、基準電圧発生回路40により生成される基準電圧VREFよりも大きくなるよう、出力電圧検出部10により出力されている。比較器30は、この変換電圧と基準電圧発生回路40から与えられた基準電圧VREFとを比較し、その結果、ハイレベル電圧をPMOSトランジスタM1のゲート電極に印加する。PMOSトランジスタM1は、ハイレベル電圧を受けてオフされ、ソース−ドレイン間電圧が増加する。そして出力端子4における出力電圧VOUTが所望の電圧に近づく。よって、出力電圧VOUTが所望の電圧よりも大きい場合には、回路は出力電圧VOUTを小さくするように動作するといえる。
【0017】
次に、出力端子4における出力電圧VOUTが所望の電圧よりも小さい(出力電圧検出部10を流れる電流は小さい)場合を考える。出力電圧検出部10は出力端子4における出力電圧を分圧し、比較的小さな変換電圧として比較器30に出力する。出力電圧検出部10は、基準電圧発生回路40により生成される基準電圧VREFよりも小さくなるよう変換電圧を出力する。比較器30は、この変換電圧と基準電圧発生回路40から与えられた基準電圧VREFとを比較し、その結果、ローレベル電圧をPMOSトランジスタM1のゲート電極に印加する。PMOSトランジスタM1は、ローレベル電圧を受けてソース−ドレイン間電圧は減少する。そして出力端子4における出力電圧VOUTが所望の電圧に近づく。よって、出力電圧VOUTが所望の電圧よりも小さい場合には、回路は出力電圧VOUTを大きくするように動作するといえる。
【0018】
図2は、安定化電源回路100の回路図である。図2の安定化電源回路100は、図1の(b)の安定化電源回路100のうち、基準電圧発生回路40、定電流源50を省略して記載している。図2では、過電流検出部20の具体的な回路構成と、出力電圧検出部10が3つの抵抗R1、R2およびR3の直列接続により構成されていることが示されている。上述のように、過電流検出部20は、過電流が出力端子4から流れないよう、PMOSトランジスタM1に流れる電流を制限するために設けられる。この電流制限機能は、過電流検出部20に含まれる2つのブロックで実現される。すなわち過電流検出部20は、差動増幅ブロック22と、出力制御用PMOSトランジスタM7からなる出力制御ブロック24とを含む。
【0019】
以下、差動増幅ブロック22の構成を説明する。差動増幅ブロック22は、カレントミラー回路を形成するPMOSトランジスタM3およびM4と、差動対をなすNMOSトランジスタM5およびM6と、モニター用PMOSトランジスタM2と、抵抗R4と、定電流源23とを含む。差動増幅ブロック22は、ブロックへの2つの入力電圧に対して差動増幅を行い、差動増幅された電圧を出力する。「2つの入力電圧」とは、NMOSトランジスタM5およびM6の各ゲート電極に印加される電圧である。なお、PMOSトランジスタM2と、抵抗R4とは、出力電流検出部22−1(図1の(a))に相当し、PMOSトランジスタM3、M4、NMOSトランジスタM5、M6は差動増幅器22−2(図1の(a))に相当する。
【0020】
まず、カレントミラー回路を形成するPMOSトランジスタM3およびM4を説明する。カレントミラー回路は、2つ(またはそれ以上)の経路に同時に電流を流す回路をいい、PMOSトランジスタM3およびM4の各ゲート電極同士が接続され、その接続部にPMOSトランジスタM4のドレイン電極が接続されて構成されている。PMOSトランジスタM3およびM4の各ソース電極は、入力電源電圧端子2と接続され、入力電源電圧Vddが印加されている。PMOSトランジスタM3およびM4の各ドレイン電極は、NMOSトランジスタM5およびM6の各ソース電極と接続されている。ここで、PMOSトランジスタM3のドレイン電極は差動増幅ブロック22の差動増幅電圧を出力する。すなわち出力端25は、後述の出力制御ブロック24における出力制御用PMOSトランジスタM7のゲート電極に接続され、差動増幅ブロック22からの差動増幅電圧出力に応じて出力制御用PMOSトランジスタM7に流れる電流を制御する。
【0021】
次に差動対をなすNMOSトランジスタM5およびM6を説明する。この「差動対」とは、差動増幅を行う1対のトランジスタのことをいう。差動対をなすトランジスタは、一般に温度特性等の特性が同一である。NMOSトランジスタM5およびM6の各ゲート電極は、上述のように差動増幅ブロック22への入力として機能する。NMOSトランジスタM5のゲート電極には、モニター用PMOSトランジスタM2を流れる電流を抵抗R4により電圧変換した電圧が印加される。抵抗R4は、PMOSトランジスタM1を流れる電流とモニター用PMOSトランジスタM2を流れる電流とが所定の比になるように調整されている。したがって、PMOSトランジスタM2と、抵抗R4とは、出力電流をそのまま検出するのではなく、出力電流に対応するPMOSトランジスタM1を流れる電流と所定の比をもつPMOSトランジスタM2を流れる電流を検出することにより、出力電流を検出する出力電流検出部22−1(図1の(a))であるといえる。NMOSトランジスタM6のゲート電極には、出力電圧VOUTを抵抗R1で分圧した電圧が印加される。NMOSトランジスタM5およびM6の各ソース電極は、PMOSトランジスタM3およびM4の各ドレイン電極と接続されている。NMOSトランジスタM5およびM6の各ドレイン電極は、定電流源23に接続されている。
【0022】
差動増幅ブロック22に続いて、出力制御ブロック24を説明する。出力制御ブロック24は、PMOSトランジスタM1が比較器30からローレベルの電圧を印加されオンする状態であっても、強制的にオフさせるようPMOSトランジスタM1に高い電圧を印加するために設けられている。出力制御ブロック24は、出力制御用PMOSトランジスタM7から構成される。出力制御用PMOSトランジスタM7のゲート電極は、差動増幅ブロック22の出力端25と接続されている。出力制御用PMOSトランジスタM7のソース電極は、入力電源電圧端子2と接続され、入力電源電圧Vddが印加されている。出力制御用PMOSトランジスタM7のドレイン電極は、PMOSトランジスタM1のゲート電極に接続されている。出力制御用PMOSトランジスタM7は、そのゲート電極に差動増幅ブロック22からの出力(差動増幅電圧)が印加される。その結果、出力制御用PMOSトランジスタM7がオンされると、入力電源電圧端子2に印加されている入力電源電圧VddがPMOSトランジスタM1およびモニター用PMOSトランジスタM2の各ゲート電極に印加される。その結果、各トランジスタM1およびM2に流れる電流の量が制御されることになる。トランジスタM1を流れる電流の量を制御することは、出力電流を制御することといえる。
【0023】
最後に出力電圧検出部10を説明する。出力電圧検出部10は、出力端子4側から順に抵抗R1、R2およびR3の直列接続により構成されている。上述のように、出力電圧VOUTはまず抵抗R1により分圧され、抵抗R1の端子5の電圧はNMOSトランジスタM6のゲートに印加される。そして端子5の電圧は抵抗R2によりさらに分圧され、抵抗R2の端子7の電圧は比較器30の入力に印加される。比較器30の出力は、PMOSトランジスタM1およびモニター用PMOSトランジスタM2の各ゲート電極に接続されている。
【0024】
以上、過電流検出部20の構成を説明した。続いて安定化電源回路100の動作を説明する。まず、出力が無負荷からある所定の負荷までの場合を説明する。この場合は、以下に説明するように過電流は検出されず、PMOSトランジスタM1を流れる電流が制限されることもない。したがって結果的には、図1を参照して説明した、過電流検出部20を除いた安定化電源回路100の動作と同様である。以下では確認的に過電流検出部20の動作を説明する。
【0025】
出力が無負荷からある所定の負荷までの場合、出力電圧VOUTを分圧した端子7の電圧は、比較的高い電圧(>VREF)として比較器30の入力に印加される。そして比較器30からはハイレベルの電圧が出力される。ハイレベル電圧は、モニター用PMOSトランジスタM2をオフするように作用する。その結果、モニター用PMOSトランジスタM2には少ない電流が流れることになる。「少ない」とは、例えば、出力端子4に制限がかかり始めるときにモニター用PMOSトランジスタM2に流れ続ける電流量よりは少ないことを意味する。NMOSトランジスタM5のゲートにはNMOSトランジスタM6のゲート電圧よりも十分低い電圧が印加され、差動増幅ブロック22の出力端25、すなわち出力制御用PMOSトランジスタM7のゲート電圧は高電位となる。出力制御用PMOSトランジスタM7がオフされることにより、PMOSトランジスタM1のゲート電極には比較器30からのハイレベル電圧のみが印加されるので、PMOSトランジスタM1をオフするように作用し、PMOSトランジスタM1のソース−ドレイン間電圧は増加する。すなわち、出力電圧は減少する。
【0026】
ここで留意すべきは、この出力電圧の減少は過電流に起因するものではないことである。PMOSトランジスタM1のソース−ドレイン間電圧が増加しても、その後再び出力電圧は増加する。それは、出力電圧の減少により、抵抗R2の端子7の電圧は減少して比較器30からはローレベルの電圧が出力され、PMOSトランジスタM1がオンするように作用するからである。このとき過電流検出部20では、モニター用PMOSトランジスタM2はオンされ電流が流れる。その電流と抵抗R4とから得られる電圧はNMOSトランジスタM5をオンするが、出力端25の電圧は、出力制御用PMOSトランジスタM7をオンするほど低くはならない。それは、比較器30によりオンされたPMOSトランジスタM1に電流が流れ、再び抵抗R2の端子7の電圧が上がるため、比較器30からのハイレベル電圧でモニター用PMOSトランジスタM2がすぐオフされ、NMOSトランジスタM5もすぐにオフされるからである。
【0027】
以上の説明から、VOUTは、出力端子4が無負荷からある所定の負荷までの場合には、出力端子4からの出力電圧VOUTがほぼ一定に保たれることが理解される。
【0028】
続いて、出力負荷が増大した場合を説明する。出力負荷が増大するのは、例えば、外部負荷60(図1の(b))のインピーダンスがきわめて小さい場合等、出力電流が以上に大きい場合、換言すれば出力電圧VOUTが接地電位に短絡されたと同様の場合(異常時)である。異常時には抵抗R2の端子7の電圧が小さくなるため、比較器30はローレベル電圧をPMOSトランジスタM1に出力してオンさせ、PMOSトランジスタM1により多くの電流を流す。このとき、モニター用PMOSトランジスタM2もオンされ、PMOSトランジスタM1に流れる電流と所定の比をもつ電流がモニター用PMOSトランジスタM2にも流れる。異常時にはトランジスタM1およびM2に大きな電流が流れ続けることになる。
【0029】
モニター用PMOSトランジスタM2を流れる電流は、抵抗R4によって電圧に変換される。この電圧はNMOSトランジスタM5をオンし、オンの状態が長く続くことにより、出力端25の電位は十分下がり、出力制御用PMOSトランジスタM7をオンする。その結果、PMOSトランジスタM1のゲート電極の電位は、入力電源電圧端子2に印加された入力電源電圧Vddにまで引き上げられ、PMOSトランジスタM1をオフする。このとき、入力電源電圧Vddは、比較器30からのローレベル電圧を相殺するに十分な大きさの電圧である。PMOSトランジスタM1がオフされたことにより、電流および電圧は徐々に低下し、出力端子4における出力電流IOUTおよび出力電圧VOUTも低下する。このとき同時に、IOUTと所定の比をもつモニター用PMOSトランジスタM2を流れる電流も減少する。
【0030】
以上の説明から、PMOSトランジスタM1およびモニター用PMOSトランジスタM2に大きな電流が流れ続けるような場合、すなわち出力端子4に過電流が流れる異常時には、PMOSトランジスタM1を流れる電流は過電流検出部20により制限されることになる。
【0031】
図3は、安定化電源回路100の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。図示されるように、安定化電源回路100はいわゆる「フの字特性」を有することが理解される。すなわち出力電流IOUTが0≦IOUT≦Ikまでは出力電圧VOUTは一定値をとる(グラフのライン32)。そして、その後は、Ikを超える電流が流れることを阻止するため、出力電圧VOUTおよび出力電流IOUTは徐々に減少し(グラフのライン34)、出力電圧VOUTと出力電流IOUTとが0になる。なお、グラフのライン34は直線で示したが、必ずしも直線であるとは限らず、出力電圧VOUTと出力電流IOUTとがともに減少し、最終的にVOUT=0およびIOUT=0に至ればよい。
【0032】
本発明の安定化電源回路100によれば、出力段トランジスタM1と、出力端子4との間に電流検知抵抗が存在しないので、出力段トランジスタM1と出力端子4との間には電圧降下は生じない。したがって出力電圧の範囲が制限されることはない。
【0033】
(実施の形態2)
実施の形態1では、外部負荷60(図1の(b))のインピーダンスがきわめて小さい場合等、出力電流が以上に大きい場合(異常時)に、出力電圧および出力電流ともに減少させる安定化電源回路100を説明した。
【0034】
本実施の形態は、過電流検出部が電流制限を加え、出力電圧VOUTが減少して0になった場合に、出力電流IOUTが0にならず所定のオフセット(Is)を有する安定化電源回路を説明する。このような安定化電源回路が必要な理由は以下のとおりである。安定化電源回路に電源を投入した直後は、たとえ外部負荷60(図1の(b))が接続されていても、出力電圧VOUTは0である。したがって、安定化電源回路は異常時と全く同じ状態におかれていることになり、VOUTを立ち上げられない場合もあり得る。そこで、出力電圧VOUTが0のときに出力電流IOUTが0でないよう所定のオフセット(Is)を設けて安定化電源回路に流し、その結果生じる電圧に基づいて出力電圧VOUTを立ち上げさせることができる。そのため、出力電圧VOUTが0でも出力電流IOUTが0でない所定のオフセット(Is)を有する安定化電源回路が有用となる。
【0035】
図4は、実施の形態2の安定化電源回路400の回路図を示す。安定化電源回路400と安定化電源回路100(図2)との相違点は、差動増幅ブロックに新たにNMOSトランジスタM8が追加されたことである。以下では主としてその相違点に関連して必要となる内容を説明する。なお、安定化電源回路400のその他の構成は、安定化電源回路100(図2)と同じなので、その説明は省略する。
【0036】
差動増幅ブロック26において、NMOSトランジスタM8は、NMOSトランジスタM5と定電流源23との間に設けられている。NMOSトランジスタM8のドレイン電極は、自身のゲート電極とNMOSトランジスタM5のソース電極とに接続される。NMOSトランジスタM8のドレイン電極は定電流源に接続される。
【0037】
このようなNMOSトランジスタM8が設けられたことにより、出力電圧VOUTが0の場合、例えば、所定の外部負荷が出力端子4に接続されている状態で安定化電源回路400の電源を投入した場合の動作は、以下のようになる。出力電圧VOUTが0のときは抵抗R2の端子7には電位が生じないので、比較器30はPMOSトランジスタM1およびM2に、より電流を流すようローレベル電圧を出力する。モニター用PMOSトランジスタM2に電流が流れると、その電流および抵抗R4に基づいて得られる電圧が、NMOSトランジスタM5のゲート電極に印加される。ここで、実施の形態1の安定化電源回路100(図2)であれば、NMOSトランジスタM5がオンすることにより、出力制御用PMOSトランジスタM7を完全にオンさせる程度にまで出力端25の電位が下がっていた。しかし安定化電源回路400では、NMOSトランジスタM8には動作閾値電圧VTH8が存在するため、NMOSトランジスタM5のゲート電圧がVTH8以下ではオンされず、出力端25の電位は安定化電源回路100の場合よりも電圧VTH8だけ高くなり、出力制御用PMOSトランジスタM7を流れる電流はより少なくなる。その結果、PMOSトランジスタM1のゲート電圧はより低くなり、PMOSトランジスタM1が完全にオフに至らず、所定の電流が流れた状態で安定化電源回路400が安定する。このとき流れる出力電流IOUTが、大きさがIsをもつオフセット電流になる。以上の説明から、オフセット電流の大きさIsは、まずNMOSトランジスタM5をオンさせる電圧を決定する抵抗R4の大きさと、NMOSトランジスタM8の動作閾値電圧VTH8により決定される。
【0038】
ここで所定の外部負荷が接続されている状態では、出力端子4には過電流が流れず、出力制御用PMOSトランジスタM7が完全にオンされない。オフセット電流がPMOSトランジスタM1、抵抗R1〜R3を流れ、抵抗R1〜R3に流れた電流により抵抗R2の端子7に電位が生じると、比較器30はローレベル電圧を出力するので、PMOSトランジスタM1は、比較器30の出力電圧に基づいてより多くの電流を流すことになる。これにより、安定化電源回路400は出力電圧VOUTを立ち上げることができる。
【0039】
なお、安定化電源回路400では3つの抵抗R1〜R3を設けているが、電流制限の設定によっては抵抗R1およびR2は0としてもよい。
【0040】
図5は、安定化電源回路400の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。グラフは「フの字特性」を呈している。図3のグラフと比較すると、出力電流IOUTが0≦IOUT≦ILまでは出力電圧VOUTは一定値をとる(グラフのライン52)。そして電流制限の結果、出力電圧VOUTおよび出力電流IO UTは徐々に減少し(グラフのライン54)、出力電圧VOUT=0になったときの出力電流IOUTが0でなくISであることが理解される。
【0041】
以上説明したように、安定化電源回路400の出力電圧VOUTが0の場合でも出力段のPMOSトランジスタM1にオフセット電流が流れるので、安定化電源回路400は出力電圧VOUTを立ち上げることができる。
【0042】
(実施の形態3)
本実施の形態では、過電流保護特性を変更できる構成、具体的には「フの字特性」として示されるグラフの形状を調整できる構成を説明する。
【0043】
図6は、実施の形態3の安定化電源回路600の回路図を示す。安定化電源回路600と安定化電源回路400(図4)との相違点は、差動増幅ブロックに新たに抵抗R5およびNMOSトランジスタM9が追加されたことである。以下では主としてその相違点に関連して必要となる内容を説明する。なお、安定化電源回路600のその他の構成は、安定化電源回路400(図4)と同じである。
【0044】
差動増幅ブロック28において、抵抗R5およびNMOSトランジスタM9は、モニター用PMOSトランジスタM2と抵抗R4の接続点29から直列に接続され、接地されている。より具体的には、接続点29に抵抗R5の一方の端子が接続され、接続点31において抵抗R5の他方の端子がNMOSトランジスタM9のドレイン電極およびゲート電極と接続されている。NMOSトランジスタM9のソース電極は接地されている。
【0045】
このような抵抗R5およびNMOSトランジスタM9を設けたことにより、過電流保護特性は以下のように変化する。NMOSトランジスタM9には動作閾値電圧VTH9があるので、接続点31の電圧V31がV31≦VTH9の場合には、抵抗R5およびNMOSトランジスタM9に電流は流れない。この場合には、抵抗R5およびNMOSトランジスタM9は存在しないと同じであるので、その特性は安定化電源回路400(図4)と同じである。したがって、VOUT=0のときのオフセット電流の大きさIsは、実施の形態2の場合と同じである。ところがV31>VTH9の場合には抵抗R5およびNMOSトランジスタM9に電流が流れるため、接続点29の電圧V29は抵抗R5およびNMOSトランジスタM9がない場合よりも低くなる。これは、抵抗R4および抵抗R5が並列に接続され、抵抗値が抵抗R4よりも小さい合成抵抗(抵抗値はR4×R5/(R4+R5))として機能するからである。この場合の抵抗R4は、より性格には電圧V29から電圧VTH9まで電位降下を起こす抵抗値に相当する。
【0046】
接続点29の電圧V29が低くなると、NMOSトランジスタM5のゲート電圧も減少する。その結果、出力端25の電位は増加し、出力制御用PMOSトランジスタM7はよりオフに近い状態になるので、PMOSトランジスタM1を流れる電流はより多くなる。すなわち、出力電流は大きくなる。換言すれば、過電流が流れているとして出力制御用PMOSトランジスタM7が完全にオンされ、PMOSトランジスタM1に流れる電流が制限されるためには、安定化電源回路400(図4)の場合と比較してより多くの電流がモニター用PMOSトランジスタM2に流れなければならない。これは過電流として電流を制限する際の電流値が大きくなったことを意味する。このように、抵抗R5およびNMOSトランジスタM9に電流が流れる前後では過電流保護特性が異なる。
【0047】
安定化電源回路600の過電流保護特性は抵抗R5の大きさに応じて変化する。以下ではその原理を説明し、「フの字特性」として示されるグラフの形状を調整できることを説明する。
【0048】
まず抵抗R5が抵抗R4に対して大きくなると、抵抗R4および抵抗R5の合成抵抗の抵抗値(R4×R5/(R4+R5))は抵抗R4に大きく依存することになる。例えば、抵抗R5が抵抗R4に対して十分大きい場合には、R4×R5/(R4+R5)≒R4となることから、次第にR4の影響が大きくなることが理解される。よって抵抗R5を大きくすれば、安定化電源回路600の過電流保護特性は、安定化電源回路400(図4)の過電流保護特性に近づく。一方抵抗R5を小さくすれば、合成抵抗の抵抗値は小さくなり、その結果出力電流IOUTは大きくなる。これは、上述した、抵抗R5およびNMOSトランジスタM9に電流が流れた際、接続点29の電圧V29が抵抗R5およびNMOSトランジスタM9がない場合よりも低くなり、出力電流IOUTが大きくなったことと同じ理由による。
【0049】
図7は、安定化電源回路600の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。グラフは「フの字特性」を呈す。まず抵抗R5(図6)が比較的大きい場合には、出力電圧VOUTは、出力電流IOUTが0≦IOUT≦IMまでは一定値をとる(グラフのライン62)。そして電流制限の結果、出力電圧VOUTおよび出力電流IOUTは徐々に減少し(グラフのライン64)、出力電圧VOUT=0になったときの出力電流IOUTがISとなる。一方抵抗R5(図6)が比較的小さい場合には、出力電圧VOUTは、出力電流IOUTが0≦IOUT≦INまでは一定値をとる(グラフのライン66)。電流制限の結果、VOUT=0になったときの出力電流IOUTが0でなくISであることが理解される。ここで留意すべきはIM<INであり、抵抗R5(図6)が小さくなれば、制限のかかる電流の大きさが大きくなることである。したがって電流制限がかかった場合の「フの字特性」のライン64、66の傾きは、抵抗R5(図6)が小さくなるほど小さくなる。よって安定化電源回路600(図6)は、抵抗R5の大きさを変化させ「フの字特性」を変更することにより、ユーザからの要求に応じた過電流保護を行う電流値を容易に設定できる。なお、抵抗R5の大きさにかかわらず、NMOSトランジスタM9を設けたことによりIsが一定となっている。
【0050】
図6で説明したNMOSトランジスタM8およびNMOSトランジスタM9の特性は、NMOSトランジスタM5のゲート電圧と、かつどの程度電流を流すかに大きな影響を与えることから、エンハンスメント型MOSとデプレッション型MOSのように互いに異なる場合は適切でなく、同一であれば製造の容易さとも関連して特に好ましい。
【0051】
【発明の効果】
本発明の安定化電源回路によれば、出力段トランジスタと、出力端子との間に電流検知抵抗が存在しないので、出力段トランジスタから出力された電圧と出力端子から出力された電圧との間には電圧降下は生じない。したがって出力電圧の範囲が制限されることはない。
【0052】
また、本発明の安定化電源回路によれば、出力電圧VOUTが0の場合でも出力段トランジスタにオフセット電流が流れるので、安定化電源回路は出力電圧VOUTを立ち上げることができる。
【0053】
また、本発明の安定化電源回路によれば、抵抗R5(図6)の大きさを変化させ「フの字特性」を変更することにより、ユーザからの要求に応じた過電流保護を行う電流値を容易に設定できる。
【図面の簡単な説明】
【図1】 実施の形態1の安定化電源回路のブロック図である。
【図2】 実施の形態1の安定化電源回路の回路図である。
【図3】 実施の形態1の安定化電源回路の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。
【図4】 実施の形態2の安定化電源回路の回路図である。
【図5】 実施の形態2の安定化電源回路の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。
【図6】 実施の形態3の安定化電源回路の回路図である。
【図7】 実施の形態3の安定化電源回路の出力電圧VOUTと出力電流IOUTとの関係を示すグラフである。
【図8】 過電流保護回路を備えた従来の安定化電源回路を示す図である。
【符号の説明】
4 出力端子
10 出力電圧検出部
20 過電流検出部
30 比較器
40 基準電圧発生回路
90 出力部
100 安定化電源回路
M1〜M9 トランジスタ
Claims (5)
- 出力電流に対する過電流保護機能を有する安定化電源回路において、
基準電圧を発生させる基準電圧発生部と、
前記基準電圧に基づいて所定の定電圧を出力する出力部と、
出力部からの出力電流を検出し、検出された出力電流に対する過電流の検出を行う過電流検出部とを備え、
前記過電流検出部は、検出した出力電流に基づいて第2の電圧を生成し、前記出力部からの出力電圧に基づく第1の電圧と前記第2の電圧の差に応じて、出力部から出力される出力電流および出力電圧を減少させる出力制御部を備えていることを特徴とする安定化電源回路。 - 前記過電流検出部は、前記第1の電圧および前記第2の電圧の差動増幅を行って、差動増幅電圧を生成する差動増幅部を備えていることを特徴とする、請求項1に記載の安定化電源回路。
- 前記差動増幅部は、前記第1の電圧および前記第2の電圧の2つの入力電圧に対して所定のオフセット電圧を有し、前記出力電圧が接地電圧になると、前記出力制御部は前記出力部に所定の電流を出力させることを特徴とする、請求項2に記載の安定化電源回路。
- 前記差動増幅部は、前記第2の電圧を調整する調整部をさらに備えることを特徴とする、請求項2又は3に記載の安定化電源回路。
- 前記調整部は、前記第2の電圧が所定値を超えると調整を行うことを特徴とする、請求項4に記載の安定化電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203956A JP3822781B2 (ja) | 2000-07-05 | 2000-07-05 | 安定化電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203956A JP3822781B2 (ja) | 2000-07-05 | 2000-07-05 | 安定化電源回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006129317A Division JP4465330B2 (ja) | 2006-05-08 | 2006-05-08 | 安定化電源回路の動作制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002023868A JP2002023868A (ja) | 2002-01-25 |
JP3822781B2 true JP3822781B2 (ja) | 2006-09-20 |
Family
ID=18701291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000203956A Expired - Fee Related JP3822781B2 (ja) | 2000-07-05 | 2000-07-05 | 安定化電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3822781B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3782726B2 (ja) * | 2001-12-13 | 2006-06-07 | 株式会社リコー | 過電流保護回路 |
JP4614750B2 (ja) * | 2004-12-01 | 2011-01-19 | 富士通テン株式会社 | レギュレータ |
JP4616067B2 (ja) * | 2005-04-28 | 2011-01-19 | 株式会社リコー | 定電圧電源回路 |
JP4688581B2 (ja) * | 2005-06-16 | 2011-05-25 | 株式会社リコー | 定電圧回路 |
JP4758731B2 (ja) * | 2005-11-11 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 定電圧電源回路 |
JP4865504B2 (ja) | 2006-10-30 | 2012-02-01 | 株式会社リコー | 電流検出回路及び電流検出回路を備えたボルテージレギュレータ |
JP4892366B2 (ja) * | 2007-02-01 | 2012-03-07 | セイコーインスツル株式会社 | 過電流保護回路およびボルテージレギュレータ |
JP2008276611A (ja) * | 2007-05-01 | 2008-11-13 | Nec Electronics Corp | 過電流保護回路 |
JP2007257662A (ja) * | 2007-06-05 | 2007-10-04 | Ricoh Co Ltd | 定電圧電源回路 |
JP5421133B2 (ja) * | 2009-02-10 | 2014-02-19 | セイコーインスツル株式会社 | ボルテージレギュレータ |
JP6416638B2 (ja) * | 2015-01-21 | 2018-10-31 | エイブリック株式会社 | ボルテージレギュレータ |
JP6354720B2 (ja) * | 2015-09-25 | 2018-07-11 | 株式会社デンソー | 保護回路付きのレギュレータ回路 |
-
2000
- 2000-07-05 JP JP2000203956A patent/JP3822781B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002023868A (ja) | 2002-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3782726B2 (ja) | 過電流保護回路 | |
TWI498702B (zh) | 電壓調節器 | |
KR101136691B1 (ko) | 정전압 회로 | |
EP1783577B1 (en) | Startup circuit and startup method for bandgap voltage generator | |
US7737675B2 (en) | Reference current generator adjustable by a variable current source | |
US7576524B2 (en) | Constant voltage generating apparatus with simple overcurrent/short-circuit protection circuit | |
KR101739290B1 (ko) | 차동 증폭 회로 및 시리즈 레귤레이터 | |
US20050253569A1 (en) | Voltage regulator | |
JP5279544B2 (ja) | ボルテージレギュレータ | |
JP3822781B2 (ja) | 安定化電源回路 | |
JP2010079653A (ja) | 定電圧電源回路 | |
JP2008276611A (ja) | 過電流保護回路 | |
US9740222B2 (en) | Overcurrent protection circuit for controlling a gate of an output transistor based on an output current | |
KR0141157B1 (ko) | 기준전압발생회로 | |
US6650097B2 (en) | Voltage regulator with reduced power loss | |
JP2008117254A (ja) | 電源電圧回路 | |
JP4397562B2 (ja) | バンドギャップリファレンス回路 | |
US6885237B2 (en) | Internal step-down power supply circuit | |
JP4319012B2 (ja) | 過電流保護回路及びボルテージレギュレータ | |
JP2001506040A (ja) | 電圧調整回路及び半導体回路装置 | |
JP4465330B2 (ja) | 安定化電源回路の動作制御方法 | |
JP2003029855A (ja) | 定電圧回路装置 | |
JP2005293067A (ja) | ボルテージレギュレータ | |
US6175267B1 (en) | Current compensating bias generator and method therefor | |
JP2021096554A (ja) | 定電流回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040727 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060620 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060623 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |