JP2003078367A - 増幅回路 - Google Patents
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 入力信号の振幅の大きさによらず一定の振幅
を持つ出力電圧を出力することができる増幅回路を提供
することを課題とする。 【解決手段】 本発明の増幅回路は、ゲートに正論理入
力信号又は参照電位を入力するための第１の入力端子が
接続され、ドレインに第１の負荷が接続される第１のＭ
ＯＳトランジスタ（１０２ａ）と、ゲートに正論理入力
信号と差動入力信号を構成する負論理入力信号又は参照
電位を入力するための第２の入力端子が接続され、ドレ
インに出力端子及び第２の負荷が接続され、第１のＭＯ
Ｓトランジスタと対となる第２のＭＯＳトランジスタ
（１０２ｂ）と、第１及び第２のＭＯＳトランジスタの
ソースが接続され、第１及び第２の入力端子の電圧の差
が所定範囲のときには定電流を流し、所定範囲外のとき
には流す電流を変化させる電流源（３２０）とを有す
る。
を持つ出力電圧を出力することができる増幅回路を提供
することを課題とする。 【解決手段】 本発明の増幅回路は、ゲートに正論理入
力信号又は参照電位を入力するための第１の入力端子が
接続され、ドレインに第１の負荷が接続される第１のＭ
ＯＳトランジスタ（１０２ａ）と、ゲートに正論理入力
信号と差動入力信号を構成する負論理入力信号又は参照
電位を入力するための第２の入力端子が接続され、ドレ
インに出力端子及び第２の負荷が接続され、第１のＭＯ
Ｓトランジスタと対となる第２のＭＯＳトランジスタ
（１０２ｂ）と、第１及び第２のＭＯＳトランジスタの
ソースが接続され、第１及び第２の入力端子の電圧の差
が所定範囲のときには定電流を流し、所定範囲外のとき
には流す電流を変化させる電流源（３２０）とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、増幅回路に関し、
第１及び第２の入力端子に入力される電圧に応じた電圧
を出力端子から出力する増幅回路に関する。
第１及び第２の入力端子に入力される電圧に応じた電圧
を出力端子から出力する増幅回路に関する。
【０００２】
【従来の技術】図７（Ａ）は、従来技術によるオペアン
プの回路を示す。ＮチャネルＭＯＳ（metal-oxide-semi
conductor）トランジスタ７０２ａは、ゲートが正論理
入力端子ＩＮに接続され、ソースが定電流源７０３の一
端に接続され、ドレインが負荷７０１ａの一端に接続さ
れる。定電流源７０３の他端は、グランド電位に接続さ
れる。負荷７０１ａの他端は、正の電源電位Ｖｄｄに接
続される。
プの回路を示す。ＮチャネルＭＯＳ（metal-oxide-semi
conductor）トランジスタ７０２ａは、ゲートが正論理
入力端子ＩＮに接続され、ソースが定電流源７０３の一
端に接続され、ドレインが負荷７０１ａの一端に接続さ
れる。定電流源７０３の他端は、グランド電位に接続さ
れる。負荷７０１ａの他端は、正の電源電位Ｖｄｄに接
続される。
【０００３】ＮチャネルＭＯＳトランジスタ７０２ｂ
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が定電流源７０３の上記一端に接続され、ドレインが出
力端子ＯＵＴ及び負荷７０１ｂの一端に接続される。負
荷７０１ｂの他端は、電源電位Ｖｄｄに接続される。
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が定電流源７０３の上記一端に接続され、ドレインが出
力端子ＯＵＴ及び負荷７０１ｂの一端に接続される。負
荷７０１ｂの他端は、電源電位Ｖｄｄに接続される。
【０００４】正論理入力端子ＩＮに入力される正論理入
力信号Ｖｉｎ及び負論理入力端子ＸＩＮに入力される負
論理入力信号Ｖｘｉｎは、相互に差動信号を構成する。
すなわち、両信号は、互いに論理が逆となる信号であ
る。
力信号Ｖｉｎ及び負論理入力端子ＸＩＮに入力される負
論理入力信号Ｖｘｉｎは、相互に差動信号を構成する。
すなわち、両信号は、互いに論理が逆となる信号であ
る。
【０００５】図７（Ｂ）は、図７（Ａ）のオペアンプの
動作を示すグラフである。横軸は差動電圧Ｖｉｎ−Ｖｘ
ｉｎを示し、縦軸は電流Ｉｓｒｃ，Ｉｏｕｔ及び電圧Ｖ
ｏｕｔを示す。電流Ｉｓｒｃは、電流源７０３を流れる
電流であり、差動電圧Ｖｉｎ−Ｖｘｉｎにかかわらず一
定である。電流Ｉｏｕｔは、負荷７０１ｂを流れる電流
であり、所定範囲で差動電圧Ｖｉｎ−Ｖｘｉｎに応じて
直線的に変化する。出力電圧Ｖｏｕｔは、出力端子ＯＵ
Ｔの電圧である。負荷７０１ｂの抵抗値をＲで示すと、
出力電圧Ｖｏｕｔは次式で表される。
動作を示すグラフである。横軸は差動電圧Ｖｉｎ−Ｖｘ
ｉｎを示し、縦軸は電流Ｉｓｒｃ，Ｉｏｕｔ及び電圧Ｖ
ｏｕｔを示す。電流Ｉｓｒｃは、電流源７０３を流れる
電流であり、差動電圧Ｖｉｎ−Ｖｘｉｎにかかわらず一
定である。電流Ｉｏｕｔは、負荷７０１ｂを流れる電流
であり、所定範囲で差動電圧Ｖｉｎ−Ｖｘｉｎに応じて
直線的に変化する。出力電圧Ｖｏｕｔは、出力端子ＯＵ
Ｔの電圧である。負荷７０１ｂの抵抗値をＲで示すと、
出力電圧Ｖｏｕｔは次式で表される。
【０００６】Ｖｏｕｔ＝Ｖｄｄ−Ｉｏｕｔ×Ｒ
【０００７】図８は、従来技術による他のオペアンプの
回路を示す。このオペアンプは、図７(Ａ)の負荷７０１
ａ及び７０１ｂの代わりに、ＰチャネルＭＯＳトランジ
スタ８０１ａ及び８０１ｂを設けることにより、出力電
圧Ｖｏｕｔの利得を大きくすることができる。Ｐチャネ
ルＭＯＳトランジスタ８０１ａは、ソースが電源電位Ｖ
ｄｄに接続され、ドレインがＮチャネルＭＯＳトランジ
スタ７０２ａのドレインに接続される。ＰチャネルＭＯ
Ｓトランジスタ８０１ｂは、ソースが電源電位Ｖｄｄに
接続され、ドレインがＮチャネルＭＯＳトランジスタ７
０２ｂのドレインに接続される。トランジスタ８０１ａ
及び８０１ｂのゲートは、トランジスタ７０２ａのドレ
インに接続される。
回路を示す。このオペアンプは、図７(Ａ)の負荷７０１
ａ及び７０１ｂの代わりに、ＰチャネルＭＯＳトランジ
スタ８０１ａ及び８０１ｂを設けることにより、出力電
圧Ｖｏｕｔの利得を大きくすることができる。Ｐチャネ
ルＭＯＳトランジスタ８０１ａは、ソースが電源電位Ｖ
ｄｄに接続され、ドレインがＮチャネルＭＯＳトランジ
スタ７０２ａのドレインに接続される。ＰチャネルＭＯ
Ｓトランジスタ８０１ｂは、ソースが電源電位Ｖｄｄに
接続され、ドレインがＮチャネルＭＯＳトランジスタ７
０２ｂのドレインに接続される。トランジスタ８０１ａ
及び８０１ｂのゲートは、トランジスタ７０２ａのドレ
インに接続される。
【０００８】例えば、正論理入力信号Ｖｉｎが大きくな
ると、トランジスタ８０１ａに流れる電流が増加し、ト
ランジスタ７０２ａのドレインの電圧が下がる。する
と、トランジスタ８０１ａのゲート電圧が下がり、トラ
ンジスタ８０１ａに流れる電流がより増加する。その結
果、トランジスタ８０１ｂを流れる電流が減少し、出力
端子ＯＵＴの出力電圧がより上昇し、大きな利得を得る
ことができる。
ると、トランジスタ８０１ａに流れる電流が増加し、ト
ランジスタ７０２ａのドレインの電圧が下がる。する
と、トランジスタ８０１ａのゲート電圧が下がり、トラ
ンジスタ８０１ａに流れる電流がより増加する。その結
果、トランジスタ８０１ｂを流れる電流が減少し、出力
端子ＯＵＴの出力電圧がより上昇し、大きな利得を得る
ことができる。
【０００９】図９は、従来技術によるさらに他のオペア
ンプの回路を示す。このオペアンプは、図７（Ａ）のオ
ペアンプの電流源７０３の代わりに、ＮチャネルＭＯＳ
トランジスタ９０１を設けることにより、出力電圧Ｖｏ
ｕｔの利得を大きくすることができる。トランジスタ９
０１は、ゲートがトランジスタ７０２ａのドレインに接
続され、ソースがグランド電位に接続され、ドレインが
トランジスタ７０２ａ，７０２ｂのソースに接続され
る。
ンプの回路を示す。このオペアンプは、図７（Ａ）のオ
ペアンプの電流源７０３の代わりに、ＮチャネルＭＯＳ
トランジスタ９０１を設けることにより、出力電圧Ｖｏ
ｕｔの利得を大きくすることができる。トランジスタ９
０１は、ゲートがトランジスタ７０２ａのドレインに接
続され、ソースがグランド電位に接続され、ドレインが
トランジスタ７０２ａ，７０２ｂのソースに接続され
る。
【００１０】例えば、正論理入力信号Ｖｉｎが大きくな
ると、トランジスタ７０２ａに流れる電流が増大し、ト
ランジスタ７０２ａのドレインの電圧が下がる。する
と、トランジスタ９０１のゲート電圧が下がり、トラン
ジスタ９０１に流れる電流が減少する。その結果、トラ
ンジスタ７０２ｂに流れる電流も減少し、出力端子ＯＵ
Ｔの出力電圧Ｖｏｕｔが上昇し、大きな利得を得ること
ができる。
ると、トランジスタ７０２ａに流れる電流が増大し、ト
ランジスタ７０２ａのドレインの電圧が下がる。する
と、トランジスタ９０１のゲート電圧が下がり、トラン
ジスタ９０１に流れる電流が減少する。その結果、トラ
ンジスタ７０２ｂに流れる電流も減少し、出力端子ＯＵ
Ｔの出力電圧Ｖｏｕｔが上昇し、大きな利得を得ること
ができる。
【００１１】
【発明が解決しようとする課題】小振幅入力回路は、上
記のようなオペアンプを使用し、外部からの信号を入力
して増幅する。小振幅入力回路には、データ及びクロッ
クを同時に入力するものがある。
記のようなオペアンプを使用し、外部からの信号を入力
して増幅する。小振幅入力回路には、データ及びクロッ
クを同時に入力するものがある。
【００１２】しかし、図１０に示すように、クロック１
００１は、データ１００２に比べ、周波数が高いため、
信号伝播により信号波形がなまると、信号振幅が小さく
なってしまう。例えば、クロック１００１は、ローレベ
ルが１Ｖ、ハイレベルが２Ｖの２値論理信号であり、デ
ータ１００２は、ローレベルが０Ｖ、ハイレベルが３．
３Ｖの２値論理信号である。
００１は、データ１００２に比べ、周波数が高いため、
信号伝播により信号波形がなまると、信号振幅が小さく
なってしまう。例えば、クロック１００１は、ローレベ
ルが１Ｖ、ハイレベルが２Ｖの２値論理信号であり、デ
ータ１００２は、ローレベルが０Ｖ、ハイレベルが３．
３Ｖの２値論理信号である。
【００１３】この場合、クロック１００１及びデータ１
００２が時刻ｔ１で同時に立ち下がりを開始しても、ク
ロック１００１とデータ１００２との間では遅延時間Ｔ
ｄが生じてしまう。すなわち、クロック１００１及びデ
ータ１００２の振幅が異なると、クロック１００１及び
データ１００２の間に遅延時間Ｔｄが生じてしまう。ま
た、信号の振幅の大きさによって、遅延時間Ｔｄが変化
してしまう問題がある。
００２が時刻ｔ１で同時に立ち下がりを開始しても、ク
ロック１００１とデータ１００２との間では遅延時間Ｔ
ｄが生じてしまう。すなわち、クロック１００１及びデ
ータ１００２の振幅が異なると、クロック１００１及び
データ１００２の間に遅延時間Ｔｄが生じてしまう。ま
た、信号の振幅の大きさによって、遅延時間Ｔｄが変化
してしまう問題がある。
【００１４】図７（Ｂ）に示すように、上記のオペアン
プは、０〜Ｖｄｄ［Ｖ］の範囲の出力電圧Ｖｏｕｔを出
力することができる。入力信号Ｖｉｎ，Ｖｘｉｎの振幅
が小さければ出力電圧Ｖｏｕｔの振幅も小さくなり、入
力信号Ｖｉｎ，Ｖｘｉｎの振幅が大きければ出力電圧Ｖ
ｏｕｔの振幅も大きくなる。入力信号Ｖｉｎ，Ｖｘｉｎ
の振幅に応じて、図１０に示したように、１〜２Ｖの信
号１００１を出力したり、０〜３．３Ｖの信号１００２
を出力したりする。
プは、０〜Ｖｄｄ［Ｖ］の範囲の出力電圧Ｖｏｕｔを出
力することができる。入力信号Ｖｉｎ，Ｖｘｉｎの振幅
が小さければ出力電圧Ｖｏｕｔの振幅も小さくなり、入
力信号Ｖｉｎ，Ｖｘｉｎの振幅が大きければ出力電圧Ｖ
ｏｕｔの振幅も大きくなる。入力信号Ｖｉｎ，Ｖｘｉｎ
の振幅に応じて、図１０に示したように、１〜２Ｖの信
号１００１を出力したり、０〜３．３Ｖの信号１００２
を出力したりする。
【００１５】本発明の目的は、入力信号の振幅の大きさ
によらず一定の振幅を持つ出力電圧を出力することがで
きる増幅回路を提供することである。
によらず一定の振幅を持つ出力電圧を出力することがで
きる増幅回路を提供することである。
【００１６】
【課題を解決するための手段】本発明の一観点によれ
ば、ゲートに正論理入力信号又は参照電位を入力するた
めの第１の入力端子が接続され、ドレインに第１の負荷
が接続される第１のＭＯＳトランジスタと、ゲートに前
記正論理入力信号と差動入力信号を構成する負論理入力
信号又は参照電位を入力するための第２の入力端子が接
続され、ドレインに出力端子及び第２の負荷が接続さ
れ、前記第１のＭＯＳトランジスタと対となる第２のＭ
ＯＳトランジスタと、前記第１及び第２のＭＯＳトラン
ジスタのソースが接続され、前記第１及び第２の入力端
子の電圧の差が所定範囲のときには前記第１及び／又は
第２の負荷に定電流を流し、所定範囲外のときには前記
第１及び／又は第２の負荷に流す電流を変化させる電流
源とを有する増幅回路が提供される。
ば、ゲートに正論理入力信号又は参照電位を入力するた
めの第１の入力端子が接続され、ドレインに第１の負荷
が接続される第１のＭＯＳトランジスタと、ゲートに前
記正論理入力信号と差動入力信号を構成する負論理入力
信号又は参照電位を入力するための第２の入力端子が接
続され、ドレインに出力端子及び第２の負荷が接続さ
れ、前記第１のＭＯＳトランジスタと対となる第２のＭ
ＯＳトランジスタと、前記第１及び第２のＭＯＳトラン
ジスタのソースが接続され、前記第１及び第２の入力端
子の電圧の差が所定範囲のときには前記第１及び／又は
第２の負荷に定電流を流し、所定範囲外のときには前記
第１及び／又は第２の負荷に流す電流を変化させる電流
源とを有する増幅回路が提供される。
【００１７】電流源は、第１及び第２の入力端子の電圧
の差が所定範囲のときには前記第１及び／又は第２の負
荷に定電流を流し、所定範囲外のときには第１及び／又
は第２の負荷に流す電流を変化させることにより、所定
範囲外では出力端子の電圧を一定値に抑制することがで
きる。この結果、入力信号の振幅が大きいときには、そ
の振幅を抑制し、常に同一の振幅を持つ出力信号を出力
することができる。出力信号の振幅を一定にすれば、信
号間の遅延時間をなくしたり、遅延時間を一定に保つこ
とができる。
の差が所定範囲のときには前記第１及び／又は第２の負
荷に定電流を流し、所定範囲外のときには第１及び／又
は第２の負荷に流す電流を変化させることにより、所定
範囲外では出力端子の電圧を一定値に抑制することがで
きる。この結果、入力信号の振幅が大きいときには、そ
の振幅を抑制し、常に同一の振幅を持つ出力信号を出力
することができる。出力信号の振幅を一定にすれば、信
号間の遅延時間をなくしたり、遅延時間を一定に保つこ
とができる。
【００１８】
【発明の実施の形態】（第１の実施形態）図１（Ａ）
は、本発明の第１の実施形態によるオペアンプ（増幅回
路）の構成を示す。ＮチャネルＭＯＳ（metal-oxide-se
miconductor）トランジスタ１０２ａは、ゲートが正論
理入力端子ＩＮに接続され、ソースが電流源１０３の一
端に接続され、ドレインが負荷１０１ａの一端に接続さ
れる。電流源１０３の他端は、グランド電位に接続され
る。負荷１０１ａの他端は、正の電源電位Ｖｄｄに接続
される。電源電位Ｖｄｄは、グランド電位よりも高い。
は、本発明の第１の実施形態によるオペアンプ（増幅回
路）の構成を示す。ＮチャネルＭＯＳ（metal-oxide-se
miconductor）トランジスタ１０２ａは、ゲートが正論
理入力端子ＩＮに接続され、ソースが電流源１０３の一
端に接続され、ドレインが負荷１０１ａの一端に接続さ
れる。電流源１０３の他端は、グランド電位に接続され
る。負荷１０１ａの他端は、正の電源電位Ｖｄｄに接続
される。電源電位Ｖｄｄは、グランド電位よりも高い。
【００１９】ＮチャネルＭＯＳトランジスタ１０２ｂ
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源１０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷１０１ｂの一端に接続される。負荷
１０１ｂの他端は、電源電位Ｖｄｄに接続される。
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源１０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷１０１ｂの一端に接続される。負荷
１０１ｂの他端は、電源電位Ｖｄｄに接続される。
【００２０】正論理入力端子ＩＮに入力される正論理入
力信号Ｖｉｎ及び負論理入力端子ＸＩＮに入力される負
論理入力信号Ｖｘｉｎは、相互に差動信号を構成する。
すなわち、両信号は、互いに論理が逆となる信号であ
る。
力信号Ｖｉｎ及び負論理入力端子ＸＩＮに入力される負
論理入力信号Ｖｘｉｎは、相互に差動信号を構成する。
すなわち、両信号は、互いに論理が逆となる信号であ
る。
【００２１】トランジスタ１０２ａ及び１０２ｂは対を
なしており、負荷１０１ａ及び１０１ｂも対をなしてい
る。負荷１０１ａ，１０１ｂは、例えば抵抗であり、Ｍ
ＯＳトランジスタを用いて抵抗を構成してもよい。
なしており、負荷１０１ａ及び１０１ｂも対をなしてい
る。負荷１０１ａ，１０１ｂは、例えば抵抗であり、Ｍ
ＯＳトランジスタを用いて抵抗を構成してもよい。
【００２２】電流源１０３は、オペアンプ１０４の出力
に応じて、流す電流が変化する可変電流源である。オペ
アンプ１０４は、第１の入力が上記の正論理入力端子Ｉ
Ｎに接続され、第２の入力が上記の負論理入力端子ＸＩ
Ｎに接続され、正論理入力信号Ｖｉｎ及び負論理入力信
号Ｖｘｉｎの差分に応じた電圧を出力する。
に応じて、流す電流が変化する可変電流源である。オペ
アンプ１０４は、第１の入力が上記の正論理入力端子Ｉ
Ｎに接続され、第２の入力が上記の負論理入力端子ＸＩ
Ｎに接続され、正論理入力信号Ｖｉｎ及び負論理入力信
号Ｖｘｉｎの差分に応じた電圧を出力する。
【００２３】図１（Ｂ）は、図１（Ａ）のオペアンプの
動作を示すグラフである。横軸は差動電圧Ｖｉｎ−Ｖｘ
ｉｎを示し、縦軸は電流Ｉｓｒｃ，Ｉｏｕｔ及び電圧Ｖ
ｏｕｔを示す。電流Ｉｓｒｃは、電流源１０３を流れる
電流である。電流Ｉｏｕｔは、負荷１０１ｂを流れる電
流である。出力電圧Ｖｏｕｔは、出力端子ＯＵＴの電圧
である。負荷１０１ｂの抵抗値をＲで示すと、出力電圧
Ｖｏｕｔは次式で表され、正論理入力信号Ｖｉｎと同じ
論理の信号になる。
動作を示すグラフである。横軸は差動電圧Ｖｉｎ−Ｖｘ
ｉｎを示し、縦軸は電流Ｉｓｒｃ，Ｉｏｕｔ及び電圧Ｖ
ｏｕｔを示す。電流Ｉｓｒｃは、電流源１０３を流れる
電流である。電流Ｉｏｕｔは、負荷１０１ｂを流れる電
流である。出力電圧Ｖｏｕｔは、出力端子ＯＵＴの電圧
である。負荷１０１ｂの抵抗値をＲで示すと、出力電圧
Ｖｏｕｔは次式で表され、正論理入力信号Ｖｉｎと同じ
論理の信号になる。
【００２４】Ｖｏｕｔ＝Ｖｄｄ−Ｉｏｕｔ×Ｒ
【００２５】図７（Ｂ）に示したように、電流Ｉｓｒｃ
が一定の場合には、電流Ｉｏｕｔは、差動電圧Ｖｉｎ−
Ｖｘｉｎが所定範囲内のとき、差動電圧Ｖｉｎ−Ｖｘｉ
ｎに応じて直線的に変化する。
が一定の場合には、電流Ｉｏｕｔは、差動電圧Ｖｉｎ−
Ｖｘｉｎが所定範囲内のとき、差動電圧Ｖｉｎ−Ｖｘｉ
ｎに応じて直線的に変化する。
【００２６】本実施形態では、差動電圧Ｖｉｎ−Ｖｘｉ
ｎが負の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときに
は、電流Ｉｏｕｔが一定値になるように、電流Ｉｓｒｃ
を制御する。すなわち、電流Ｉｓｒｃは、差動電圧Ｖｉ
ｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ［Ｖ］）以上のとき
には一定値になり、負の閾値（−Ｖｔｈ［Ｖ］）よりも
小さいときには直線的に減少し、その後、電流Ｉｏｕｔ
と同じ一定値になる。電流源１０３は、オペアンプ１０
４の出力に応じて、上記のような電流Ｉｓｒｃを流す。
ｎが負の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときに
は、電流Ｉｏｕｔが一定値になるように、電流Ｉｓｒｃ
を制御する。すなわち、電流Ｉｓｒｃは、差動電圧Ｖｉ
ｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ［Ｖ］）以上のとき
には一定値になり、負の閾値（−Ｖｔｈ［Ｖ］）よりも
小さいときには直線的に減少し、その後、電流Ｉｏｕｔ
と同じ一定値になる。電流源１０３は、オペアンプ１０
４の出力に応じて、上記のような電流Ｉｓｒｃを流す。
【００２７】すなわち、差動電圧Ｖｉｎ−Ｖｘｉｎが負
の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときには、電流
Ｉｏｕｔは一定値に抑制され、出力電圧Ｖｏｕｔも一定
値に抑制される。例えば、図１０に示すように、ローレ
ベルが０Ｖの信号１００２が入力されても、ローレベル
が１Ｖの信号１００１が入力されても、いずれの場合
も、ローレベルが１Ｖの信号を出力電圧Ｖｏｕｔとして
出力することができる。
の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときには、電流
Ｉｏｕｔは一定値に抑制され、出力電圧Ｖｏｕｔも一定
値に抑制される。例えば、図１０に示すように、ローレ
ベルが０Ｖの信号１００２が入力されても、ローレベル
が１Ｖの信号１００１が入力されても、いずれの場合
も、ローレベルが１Ｖの信号を出力電圧Ｖｏｕｔとして
出力することができる。
【００２８】第１の実施形態では、ローレベルの電位を
所定値に抑制する手段を説明した。次に、ハイレベルの
電位を所定値に抑制する手段を、第２の実施形態として
説明する。なお、入力信号は、２値論理信号に限定され
ないが、説明の便宜上、２値論理デジタル信号を例に説
明する。
所定値に抑制する手段を説明した。次に、ハイレベルの
電位を所定値に抑制する手段を、第２の実施形態として
説明する。なお、入力信号は、２値論理信号に限定され
ないが、説明の便宜上、２値論理デジタル信号を例に説
明する。
【００２９】（第２の実施形態）図２（Ａ）は、本発明
の第２の実施形態によるオペアンプの構成を示す。第２
の実施形態（図２（Ａ））が第１の実施形態（図１
（Ａ））と異なる点のみを説明する。負荷１０１ａ及び
１０１ｂの上記他端は、負荷２０１を介して、電源電位
Ｖｄｄに接続される。負荷２０１には、電流源１０３と
同じ電流Ｉｓｒｃが流れる。負荷１０１ｂの抵抗値をＲ
１とし、負荷２０１の抵抗値をＲ２とすると、出力端子
ＯＵＴの出力電圧Ｖｏｕｔは、次式で表される。
の第２の実施形態によるオペアンプの構成を示す。第２
の実施形態（図２（Ａ））が第１の実施形態（図１
（Ａ））と異なる点のみを説明する。負荷１０１ａ及び
１０１ｂの上記他端は、負荷２０１を介して、電源電位
Ｖｄｄに接続される。負荷２０１には、電流源１０３と
同じ電流Ｉｓｒｃが流れる。負荷１０１ｂの抵抗値をＲ
１とし、負荷２０１の抵抗値をＲ２とすると、出力端子
ＯＵＴの出力電圧Ｖｏｕｔは、次式で表される。
【００３０】
Ｖｏｕｔ＝Ｖｄｄ−Ｉｓｒｃ×Ｒ２−Ｉｏｕｔ×Ｒ１
【００３１】また、電流源１０３が、オペアンプ１０４
の出力に応じて流す電流の制御方法が異なる。その制御
方法を、図２（Ｂ）を参照しながら説明する。
の出力に応じて流す電流の制御方法が異なる。その制御
方法を、図２（Ｂ）を参照しながら説明する。
【００３２】図２（Ｂ）は、図２（Ａ）のオペアンプの
動作を示すグラフである。横軸及び縦軸は図１（Ｂ）と
同じである。
動作を示すグラフである。横軸及び縦軸は図１（Ｂ）と
同じである。
【００３３】図７（Ｂ）に示したように、電流Ｉｓｒｃ
が一定の場合には、出力電圧Ｖｏｕｔは、差動電圧Ｖｉ
ｎ−Ｖｘｉｎが所定範囲内のとき、差動電圧Ｖｉｎ−Ｖ
ｘｉｎに応じて直線的に変化する。
が一定の場合には、出力電圧Ｖｏｕｔは、差動電圧Ｖｉ
ｎ−Ｖｘｉｎが所定範囲内のとき、差動電圧Ｖｉｎ−Ｖ
ｘｉｎに応じて直線的に変化する。
【００３４】本実施形態では、差動電圧Ｖｉｎ−Ｖｘｉ
ｎが正の閾値（＋Ｖｔｈ［Ｖ］）よりも大きいときに
は、出力電圧Ｖｏｕｔが一定値になるように、電流Ｉｓ
ｒｃを制御する。すなわち、電流Ｉｓｒｃは、差動電圧
Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ［Ｖ］）以下の
ときには一定値になり、正の閾値（＋Ｖｔｈ［Ｖ］）よ
り大きいときには直線的に増加し、その後、一定値にな
る。電流源１０３は、オペアンプ１０４の出力に応じ
て、上記のような電流Ｉｓｒｃを流す。
ｎが正の閾値（＋Ｖｔｈ［Ｖ］）よりも大きいときに
は、出力電圧Ｖｏｕｔが一定値になるように、電流Ｉｓ
ｒｃを制御する。すなわち、電流Ｉｓｒｃは、差動電圧
Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ［Ｖ］）以下の
ときには一定値になり、正の閾値（＋Ｖｔｈ［Ｖ］）よ
り大きいときには直線的に増加し、その後、一定値にな
る。電流源１０３は、オペアンプ１０４の出力に応じ
て、上記のような電流Ｉｓｒｃを流す。
【００３５】すなわち、差動電圧Ｖｉｎ−Ｖｘｉｎが正
の閾値（＋Ｖｔｈ［Ｖ］）より大きいときには、電流Ｉ
ｏｕｔが減少するので、電流Ｉｓｒｃを大きくすること
により、上記の出力電圧Ｖｏｕｔの式に従い、出力電圧
Ｖｏｕｔを一定値にすることができる。例えば、図１０
に示すように、ハイレベルが３．３Ｖの信号１００２が
入力されても、ハイレベルが２Ｖの信号１００１が入力
されても、いずれの場合も、ハイレベルが２Ｖの信号を
出力電圧Ｖｏｕｔとして出力することができる。
の閾値（＋Ｖｔｈ［Ｖ］）より大きいときには、電流Ｉ
ｏｕｔが減少するので、電流Ｉｓｒｃを大きくすること
により、上記の出力電圧Ｖｏｕｔの式に従い、出力電圧
Ｖｏｕｔを一定値にすることができる。例えば、図１０
に示すように、ハイレベルが３．３Ｖの信号１００２が
入力されても、ハイレベルが２Ｖの信号１００１が入力
されても、いずれの場合も、ハイレベルが２Ｖの信号を
出力電圧Ｖｏｕｔとして出力することができる。
【００３６】第１の実施形態ではローレベルの電位を所
定値に抑制する手段を説明し、第２の実施形態ではハイ
レベルの電位を所定値に抑制する手段を説明した。次に
ローレベル及びハイレベルの電位を所定値に抑制する手
段を、第３の実施形態として説明する。
定値に抑制する手段を説明し、第２の実施形態ではハイ
レベルの電位を所定値に抑制する手段を説明した。次に
ローレベル及びハイレベルの電位を所定値に抑制する手
段を、第３の実施形態として説明する。
【００３７】（第３の実施形態）図３（Ａ）は、本発明
の第３の実施形態によるオペアンプの構成を示す。第３
の実施形態（図３（Ａ））が第２の実施形態（図２
（Ａ））と異なる点のみを説明する。電流源３２０は、
一端がトランジスタ１０２ａ及び１０２ｂのソースに接
続され、他端がグランド電位に接続される。
の第３の実施形態によるオペアンプの構成を示す。第３
の実施形態（図３（Ａ））が第２の実施形態（図２
（Ａ））と異なる点のみを説明する。電流源３２０は、
一端がトランジスタ１０２ａ及び１０２ｂのソースに接
続され、他端がグランド電位に接続される。
【００３８】次に、電流源３２０の内部構成を説明す
る。電流源３２０は、一定の電流を流すＮチャネルＭＯ
Ｓトランジスタ（定電流源）３０１、及び可変の電流を
流すＮチャネルＭＯＳトランジスタ（可変電流源）３０
２及び３０３を有する。
る。電流源３２０は、一定の電流を流すＮチャネルＭＯ
Ｓトランジスタ（定電流源）３０１、及び可変の電流を
流すＮチャネルＭＯＳトランジスタ（可変電流源）３０
２及び３０３を有する。
【００３９】トランジスタ３０１は、ゲートが正のバイ
アス電位に接続され、ソースがグランド電位に接続さ
れ、ドレインがトランジスタ１０２ａ及び１０２ｂのソ
ースに接続され、定電流Ｉｓｒｃ１を流す。
アス電位に接続され、ソースがグランド電位に接続さ
れ、ドレインがトランジスタ１０２ａ及び１０２ｂのソ
ースに接続され、定電流Ｉｓｒｃ１を流す。
【００４０】トランジスタ３０２は、ゲートがオペアン
プ３１２の出力に接続され、ソースがグランド電位に接
続され、ドレインがトランジスタ１０２ａ及び１０２ｂ
のソースに接続され、可変電流Ｉｓｒｃ２を流す。
プ３１２の出力に接続され、ソースがグランド電位に接
続され、ドレインがトランジスタ１０２ａ及び１０２ｂ
のソースに接続され、可変電流Ｉｓｒｃ２を流す。
【００４１】トランジスタ３０３は、ゲートがオペアン
プ３１３の出力に接続され、ソースがグランド電位に接
続され、ドレインがトランジスタ１０２ａ及び１０２ｂ
のソースに接続され、可変電流Ｉｓｒｃ３を流す。
プ３１３の出力に接続され、ソースがグランド電位に接
続され、ドレインがトランジスタ１０２ａ及び１０２ｂ
のソースに接続され、可変電流Ｉｓｒｃ３を流す。
【００４２】第１の実施形態（図１（Ａ））に示した電
流源１０３及びオペアンプ１０４は、図３（Ａ）のトラ
ンジスタ３０１，３０２及びオペアンプ３１２により構
成することができる。この場合、電流源１０３を流れる
電流Ｉｓｒｃは、次式で表される。
流源１０３及びオペアンプ１０４は、図３（Ａ）のトラ
ンジスタ３０１，３０２及びオペアンプ３１２により構
成することができる。この場合、電流源１０３を流れる
電流Ｉｓｒｃは、次式で表される。
【００４３】Ｉｓｒｃ＝Ｉｓｒｃ１＋Ｉｓｒｃ２
【００４４】すなわち、図１（Ｂ）において、電流Ｉｓ
ｒｃの最小バイアス値が電流Ｉｓｒｃ１となり、電流Ｉ
ｓｒｃ１に電流Ｉｓｒｃ２を加算することにより、電流
Ｉｓｒｃを構成する。
ｒｃの最小バイアス値が電流Ｉｓｒｃ１となり、電流Ｉ
ｓｒｃ１に電流Ｉｓｒｃ２を加算することにより、電流
Ｉｓｒｃを構成する。
【００４５】ここで、オペアンプは、通常、図７（Ｂ）
に示すように、差動電圧Ｖｉｎ−Ｖｏｕｔ＝０を中心に
した出力電圧特性Ｖｏｕｔが形成されるが、このオペア
ンプ３１２は、出力電圧直線変化特性を左に移動させた
オフセットを持たせている。その直線変化部分では、差
動電圧Ｖｉｎ−Ｖｏｕｔが大きくなると、オペアンプ３
１２の出力電圧が大きくなる。すると、トランジスタ３
０２のゲート電圧が大きくなり、トランジスタ３０２を
流れる電流Ｉｓｒｃ２が大きくなり、電流Ｉｓｒｃも大
きくなる。なお、オフセットを持たせたオペアンプ３１
２の構成は、後に図４（Ａ）、（Ｂ）を参照しながら説
明する。
に示すように、差動電圧Ｖｉｎ−Ｖｏｕｔ＝０を中心に
した出力電圧特性Ｖｏｕｔが形成されるが、このオペア
ンプ３１２は、出力電圧直線変化特性を左に移動させた
オフセットを持たせている。その直線変化部分では、差
動電圧Ｖｉｎ−Ｖｏｕｔが大きくなると、オペアンプ３
１２の出力電圧が大きくなる。すると、トランジスタ３
０２のゲート電圧が大きくなり、トランジスタ３０２を
流れる電流Ｉｓｒｃ２が大きくなり、電流Ｉｓｒｃも大
きくなる。なお、オフセットを持たせたオペアンプ３１
２の構成は、後に図４（Ａ）、（Ｂ）を参照しながら説
明する。
【００４６】第２の実施形態（図２（Ａ））に示した電
流源１０３及びオペアンプ１０４は、図３（Ａ）のトラ
ンジスタ３０１，３０３及びオペアンプ３１３により構
成することができる。この場合、電流源１０３を流れる
電流Ｉｓｒｃは、次式で表される。
流源１０３及びオペアンプ１０４は、図３（Ａ）のトラ
ンジスタ３０１，３０３及びオペアンプ３１３により構
成することができる。この場合、電流源１０３を流れる
電流Ｉｓｒｃは、次式で表される。
【００４７】Ｉｓｒｃ＝Ｉｓｒｃ１＋Ｉｓｒｃ３
【００４８】すなわち、図２（Ｂ）において、電流Ｉｓ
ｒｃの最小バイアス値が電流Ｉｓｒｃ１となり、電流Ｉ
ｓｒｃ１に電流Ｉｓｒｃ３を加算することにより、電流
Ｉｓｒｃを構成する。
ｒｃの最小バイアス値が電流Ｉｓｒｃ１となり、電流Ｉ
ｓｒｃ１に電流Ｉｓｒｃ３を加算することにより、電流
Ｉｓｒｃを構成する。
【００４９】ここで、オペアンプ３１３は、出力電圧直
線変化特性を右に移動させたオフセットを持たせてい
る。その直線変化部分では、差動電圧Ｖｉｎ−Ｖｏｕｔ
が大きくなると、オペアンプ３１３の出力電圧が大きく
なる。すると、トランジスタ３０３のゲート電圧が大き
くなり、トランジスタ３０３を流れる電流Ｉｓｒｃ３が
大きくなり、電流Ｉｓｒｃも大きくなる。なお、オフセ
ットを持たせたオペアンプ３１３の構成は、後に図４
（Ａ）、（Ｂ）を参照しながら説明する。
線変化特性を右に移動させたオフセットを持たせてい
る。その直線変化部分では、差動電圧Ｖｉｎ−Ｖｏｕｔ
が大きくなると、オペアンプ３１３の出力電圧が大きく
なる。すると、トランジスタ３０３のゲート電圧が大き
くなり、トランジスタ３０３を流れる電流Ｉｓｒｃ３が
大きくなり、電流Ｉｓｒｃも大きくなる。なお、オフセ
ットを持たせたオペアンプ３１３の構成は、後に図４
（Ａ）、（Ｂ）を参照しながら説明する。
【００５０】第３の実施形態（図３（Ａ））において、
電流源３２０が流す電流Ｉｓｒｃは、次式で表される。
電流源３２０が流す電流Ｉｓｒｃは、次式で表される。
【００５１】
Ｉｓｒｃ＝Ｉｓｒｃ１＋Ｉｓｒｃ２＋Ｉｓｒｃ３
【００５２】この電流Ｉｓｒｃが、負荷２０１にも流れ
る。電流源３２０が流す電流Ｉｓｒｃの制御方法を、図
３（Ｂ）を参照しながら説明する。
る。電流源３２０が流す電流Ｉｓｒｃの制御方法を、図
３（Ｂ）を参照しながら説明する。
【００５３】図３（Ｂ）は、図３（Ａ）のオペアンプの
動作を示すグラフである。横軸及び縦軸は図１（Ｂ）と
同じである。図３（Ｂ）は、図１（Ｂ）の特性と図２
（Ｂ）の特性を併合させた特性を有する。
動作を示すグラフである。横軸及び縦軸は図１（Ｂ）と
同じである。図３（Ｂ）は、図１（Ｂ）の特性と図２
（Ｂ）の特性を併合させた特性を有する。
【００５４】本実施形態では、差動電圧Ｖｉｎ−Ｖｘｉ
ｎが負の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときに
は、第１の実施形態（図１（Ａ）、（Ｂ））と同様に、
電流Ｉｏｕｔが一定値になるように、電流Ｉｓｒｃを制
御し、出力電圧Ｖｏｕｔを一定値に抑制する。また、差
動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ［Ｖ］）
よりも大きいときには、出力電圧Ｖｏｕｔが一定値にな
るように、電流Ｉｓｒｃを制御する。
ｎが負の閾値（−Ｖｔｈ［Ｖ］）よりも小さいときに
は、第１の実施形態（図１（Ａ）、（Ｂ））と同様に、
電流Ｉｏｕｔが一定値になるように、電流Ｉｓｒｃを制
御し、出力電圧Ｖｏｕｔを一定値に抑制する。また、差
動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ［Ｖ］）
よりも大きいときには、出力電圧Ｖｏｕｔが一定値にな
るように、電流Ｉｓｒｃを制御する。
【００５５】これにより、出力電圧Ｖｏｕｔは、差動電
圧Ｖｉｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ［Ｖ］）以上
かつ正の閾値（＋Ｖｔｈ［Ｖ］）以下の範囲では、差動
電圧Ｖｉｎ−Ｖｘｉｎに応じて直線的に変化し、負の閾
値（−Ｖｔｈ［Ｖ］）より小さい領域及び正の閾値（＋
Ｖｔｈ［Ｖ］）より大きい領域では一定値に抑制され
る。
圧Ｖｉｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ［Ｖ］）以上
かつ正の閾値（＋Ｖｔｈ［Ｖ］）以下の範囲では、差動
電圧Ｖｉｎ−Ｖｘｉｎに応じて直線的に変化し、負の閾
値（−Ｖｔｈ［Ｖ］）より小さい領域及び正の閾値（＋
Ｖｔｈ［Ｖ］）より大きい領域では一定値に抑制され
る。
【００５６】この結果、例えば、図１０に示すように、
ローレベルが０Ｖ、ハイレベルが３．３Ｖの信号１００
２が入力されても、ローレベルが１Ｖ、ハイレベルが２
Ｖの信号１００１が入力されても、いずれの場合も、ロ
ーレベルが１Ｖ、ハイレベルが２Ｖの信号を出力電圧Ｖ
ｏｕｔとして出力することができる。
ローレベルが０Ｖ、ハイレベルが３．３Ｖの信号１００
２が入力されても、ローレベルが１Ｖ、ハイレベルが２
Ｖの信号１００１が入力されても、いずれの場合も、ロ
ーレベルが１Ｖ、ハイレベルが２Ｖの信号を出力電圧Ｖ
ｏｕｔとして出力することができる。
【００５７】なお、正の閾値（＋Ｖｔｈ［Ｖ］）と負の
閾値（−Ｖｔｈ［Ｖ］）とは、互いに絶対値が同じであ
ることが好ましい。
閾値（−Ｖｔｈ［Ｖ］）とは、互いに絶対値が同じであ
ることが好ましい。
【００５８】本実施形態によるオペアンプは、小振幅入
力回路に使用して、外部からの信号を入力して増幅する
ことができる。特に、データ及びクロックを同時に入力
する小振幅入力回路に適している。
力回路に使用して、外部からの信号を入力して増幅する
ことができる。特に、データ及びクロックを同時に入力
する小振幅入力回路に適している。
【００５９】図１０に示すように、従来技術によれば、
振幅が異なるクロック１００１及びデータ１００２の間
では遅延時間Ｔｄが生じてしまう。また、入力信号の振
幅の大きさによって、遅延時間Ｔｄが変化してしまう問
題があった。
振幅が異なるクロック１００１及びデータ１００２の間
では遅延時間Ｔｄが生じてしまう。また、入力信号の振
幅の大きさによって、遅延時間Ｔｄが変化してしまう問
題があった。
【００６０】本実施形態によれば、入力信号の振幅の大
きさによらず一定の振幅を持つ信号を出力することがで
きる。すなわち、入力信号の振幅が大きいときには、そ
の振幅を抑制し、常に同一の振幅を持つ出力信号を出力
することができる。出力信号の振幅を一定にすれば、信
号間の遅延時間をなくしたり、遅延時間を一定に保つこ
とができる。
きさによらず一定の振幅を持つ信号を出力することがで
きる。すなわち、入力信号の振幅が大きいときには、そ
の振幅を抑制し、常に同一の振幅を持つ出力信号を出力
することができる。出力信号の振幅を一定にすれば、信
号間の遅延時間をなくしたり、遅延時間を一定に保つこ
とができる。
【００６１】また、出力信号の振幅を必要以上に大きく
しないため、論理状態が落ち着くセットリングにかかる
時間が短くなり、このオペアンプ及びこの出力電圧を処
理する回路の動作速度を高速にすることができる。
しないため、論理状態が落ち着くセットリングにかかる
時間が短くなり、このオペアンプ及びこの出力電圧を処
理する回路の動作速度を高速にすることができる。
【００６２】なお、図３（Ａ）において、トランジスタ
１０２ａのドレインに負論理出力端子ＸＯＵＴを接続し
てもよい。この場合、出力端子ＯＵＴが正論理出力端子
になる。正論理出力端子ＯＵＴ及び負論理出力端子ＸＯ
ＵＴからそれぞれ出力される正論理出力信号及び負論理
出力信号は、互いに差動信号を構成する。
１０２ａのドレインに負論理出力端子ＸＯＵＴを接続し
てもよい。この場合、出力端子ＯＵＴが正論理出力端子
になる。正論理出力端子ＯＵＴ及び負論理出力端子ＸＯ
ＵＴからそれぞれ出力される正論理出力信号及び負論理
出力信号は、互いに差動信号を構成する。
【００６３】図４（Ａ）は、図３（Ａ）のオフセットを
持つオペアンプ３１２及び３１３の構成を示す。
持つオペアンプ３１２及び３１３の構成を示す。
【００６４】ＮチャネルＭＯＳトランジスタ４０２ａ
は、ゲートが正論理入力端子ＩＮに接続され、ソースが
定電流源４０３の一端に接続され、ドレインが負荷４０
１ａの一端に接続される。定電流源４０３の他端は、グ
ランド電位に接続される。負荷４０１ａの他端は、電源
電位Ｖｄｄに接続される。
は、ゲートが正論理入力端子ＩＮに接続され、ソースが
定電流源４０３の一端に接続され、ドレインが負荷４０
１ａの一端に接続される。定電流源４０３の他端は、グ
ランド電位に接続される。負荷４０１ａの他端は、電源
電位Ｖｄｄに接続される。
【００６５】ＮチャネルＭＯＳトランジスタ４０２ｂ
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源４０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷４０１ｂの一端に接続される。負荷
４０１ｂの他端は、電源電位Ｖｄｄに接続される。
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源４０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷４０１ｂの一端に接続される。負荷
４０１ｂの他端は、電源電位Ｖｄｄに接続される。
【００６６】トランジスタ４０２ａ及び４０２ｂは対を
なしており、負荷４０１ａ及び４０１ｂも対をなしてい
る。ただし、トランジスタ４０２ａ及び４０２ｂのサイ
ズが互いに異なるように製造することにより、図１
（Ｂ）、図２（Ｂ）、図３（Ｂ）に示す差動電圧−出力
電圧特性にオフセットを持たせることができる。トラン
ジスタ４０２ａ及び４０２ｂのうちのいずれのサイズが
大きいかにより、オフセットする方向を決めることがで
きる。
なしており、負荷４０１ａ及び４０１ｂも対をなしてい
る。ただし、トランジスタ４０２ａ及び４０２ｂのサイ
ズが互いに異なるように製造することにより、図１
（Ｂ）、図２（Ｂ）、図３（Ｂ）に示す差動電圧−出力
電圧特性にオフセットを持たせることができる。トラン
ジスタ４０２ａ及び４０２ｂのうちのいずれのサイズが
大きいかにより、オフセットする方向を決めることがで
きる。
【００６７】出力端子ＯＵＴは、差動電圧Ｖｉｎ−Ｖｘ
ｉｎに応じて、オフセットを持った電圧を出力する。す
なわち、図１（Ｂ）、図２（Ｂ）、図３（Ｂ）に示すよ
うに、差動電圧Ｖｉｎ−Ｖｘｉｎの横軸が左又は右に移
動した出力電圧特性をもつ。
ｉｎに応じて、オフセットを持った電圧を出力する。す
なわち、図１（Ｂ）、図２（Ｂ）、図３（Ｂ）に示すよ
うに、差動電圧Ｖｉｎ−Ｖｘｉｎの横軸が左又は右に移
動した出力電圧特性をもつ。
【００６８】図４（Ｂ）は、図３（Ａ）のオフセットを
持つオペアンプ３１２及び３１３の他の構成を示す。図
４（Ａ）では、トランジスタ４０２ａ及び４０２ｂのサ
イズを変化させたが、図４（Ｂ）では、その代わりに、
抵抗４０４を挿入する。抵抗４０４は、トランジスタ４
０２ａのソース及び定電流源４０３の上記一端の間に接
続される。抵抗４０４は、ＭＯＳトランジスタを用いて
構成してもよい。これにより、図４（Ａ）の場合と同様
に、差動電圧−出力電圧特性にオフセットを持たせるこ
とができる。
持つオペアンプ３１２及び３１３の他の構成を示す。図
４（Ａ）では、トランジスタ４０２ａ及び４０２ｂのサ
イズを変化させたが、図４（Ｂ）では、その代わりに、
抵抗４０４を挿入する。抵抗４０４は、トランジスタ４
０２ａのソース及び定電流源４０３の上記一端の間に接
続される。抵抗４０４は、ＭＯＳトランジスタを用いて
構成してもよい。これにより、図４（Ａ）の場合と同様
に、差動電圧−出力電圧特性にオフセットを持たせるこ
とができる。
【００６９】また、上記の代わりに、抵抗４０４をトラ
ンジスタ４０２ｂのソース及び定電流源４０３の上記一
端の間に接続すれば、逆方向にオフセットを持たせるこ
とができる。すなわち、トランジスタ４０２ａのソース
に抵抗４０４を直列に接続するか又はトランジスタ４０
２ｂのソースに抵抗４０４を直列に接続するかにより、
オフセットする方向を決めることができる。
ンジスタ４０２ｂのソース及び定電流源４０３の上記一
端の間に接続すれば、逆方向にオフセットを持たせるこ
とができる。すなわち、トランジスタ４０２ａのソース
に抵抗４０４を直列に接続するか又はトランジスタ４０
２ｂのソースに抵抗４０４を直列に接続するかにより、
オフセットする方向を決めることができる。
【００７０】第１〜第３の実施形態では、対となるＭＯ
Ｓトランジスタ１０２ａ及び１０２ｂにＮチャネルＭＯ
Ｓトランジスタを用いる場合を説明したが、Ｐチャネル
ＭＯＳトランジスタを用いてもよい。ＰチャネルＭＯＳ
トランジスタを用いたオペアンプを、次に説明する。
Ｓトランジスタ１０２ａ及び１０２ｂにＮチャネルＭＯ
Ｓトランジスタを用いる場合を説明したが、Ｐチャネル
ＭＯＳトランジスタを用いてもよい。ＰチャネルＭＯＳ
トランジスタを用いたオペアンプを、次に説明する。
【００７１】（第４の実施形態）図５は、本発明の第４
の実施形態によるオペアンプの構成を示す。第４の実施
形態は、第１の実施形態（図１（Ａ））のオペアンプを
ＰチャネルＭＯＳトランジスタで構成したものである。
の実施形態によるオペアンプの構成を示す。第４の実施
形態は、第１の実施形態（図１（Ａ））のオペアンプを
ＰチャネルＭＯＳトランジスタで構成したものである。
【００７２】ＰチャネルＭＯＳトランジスタ５０２ａ
は、ゲートが正論理入力端子ＩＮに接続され、ソースが
電流源３０３の一端に接続され、ドレインが負荷５０１
ａの一端に接続される。電流源５０３の他端は、電源電
位Ｖｄｄに接続される。負荷５０１ａの他端は、グラン
ド電位に接続される。
は、ゲートが正論理入力端子ＩＮに接続され、ソースが
電流源３０３の一端に接続され、ドレインが負荷５０１
ａの一端に接続される。電流源５０３の他端は、電源電
位Ｖｄｄに接続される。負荷５０１ａの他端は、グラン
ド電位に接続される。
【００７３】ＰチャネルＭＯＳトランジスタ５０２ｂ
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源５０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷５０１ｂの一端に接続される。負荷
５０１ｂの他端は、グランド電位に接続される。
は、ゲートが負論理入力端子ＸＩＮに接続され、ソース
が電流源５０３の上記一端に接続され、ドレインが出力
端子ＯＵＴ及び負荷５０１ｂの一端に接続される。負荷
５０１ｂの他端は、グランド電位に接続される。
【００７４】正論理入力端子ＩＮ及び負論理入力端子Ｘ
ＩＮには、それぞれ正論理入力信号Ｖｉｎ及び負論理入
力信号Ｖｘｉｎが入力される。トランジスタ５０２ａ及
び５０２ｂは対をなしており、負荷５０１ａ及び５０１
ｂも対をなしている。
ＩＮには、それぞれ正論理入力信号Ｖｉｎ及び負論理入
力信号Ｖｘｉｎが入力される。トランジスタ５０２ａ及
び５０２ｂは対をなしており、負荷５０１ａ及び５０１
ｂも対をなしている。
【００７５】電流源５０３は、オペアンプ５０４の出力
に応じて、流す電流が変化する可変電流源である。オペ
アンプ５０４は、第１の入力が上記の正論理入力端子Ｉ
Ｎに接続され、第２の入力が上記の負論理入力端子ＸＩ
Ｎに接続され、正論理入力信号Ｖｉｎ及び負論理入力信
号Ｖｘｉｎの差分に応じた電圧を出力する。
に応じて、流す電流が変化する可変電流源である。オペ
アンプ５０４は、第１の入力が上記の正論理入力端子Ｉ
Ｎに接続され、第２の入力が上記の負論理入力端子ＸＩ
Ｎに接続され、正論理入力信号Ｖｉｎ及び負論理入力信
号Ｖｘｉｎの差分に応じた電圧を出力する。
【００７６】この回路の動作は、第１の実施形態（図１
（Ａ）、（Ｂ））の動作と同様である。ただし、図１
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ
［Ｖ］）より大きいときに、負荷５０１ｂを流れる電流
Ｉｏｕｔが一定になるような電流Ｉｓｒｃを流し、出力
電圧Ｖｏｕｔを一定値に抑制する。
（Ａ）、（Ｂ））の動作と同様である。ただし、図１
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ
［Ｖ］）より大きいときに、負荷５０１ｂを流れる電流
Ｉｏｕｔが一定になるような電流Ｉｓｒｃを流し、出力
電圧Ｖｏｕｔを一定値に抑制する。
【００７７】負荷５０１ｂの抵抗をＲとすると、出力端
子ＯＵＴは、次式の出力電圧Ｖｏｕｔを出力する。
子ＯＵＴは、次式の出力電圧Ｖｏｕｔを出力する。
【００７８】Ｖｏｕｔ＝Ｉｏｕｔ×Ｒ
【００７９】すなわち、図１（Ｂ）の出力電圧Ｖｏｕｔ
とは異なり、この回路の出力電圧Ｖｏｕｔは電流Ｉｏｕ
ｔに比例する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖ
ｉｎと同じ論理の信号となる。
とは異なり、この回路の出力電圧Ｖｏｕｔは電流Ｉｏｕ
ｔに比例する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖ
ｉｎと同じ論理の信号となる。
【００８０】（第５の実施形態）図６は、本発明の第５
の実施形態によるオペアンプの構成を示す。第５の実施
形態は、第２の実施形態（図２（Ａ））のオペアンプを
ＰチャネルＭＯＳトランジスタで構成したものである。
の実施形態によるオペアンプの構成を示す。第５の実施
形態は、第２の実施形態（図２（Ａ））のオペアンプを
ＰチャネルＭＯＳトランジスタで構成したものである。
【００８１】第５の実施形態が第４の実施形態（図５）
と異なる点のみを説明する。負荷５０１ａ及び５０１ｂ
の上記他端は、負荷６０１を介して、グランド電位に接
続される。負荷６０１には、電流源５０３と同じ電流Ｉ
ｓｒｃが流れる。
と異なる点のみを説明する。負荷５０１ａ及び５０１ｂ
の上記他端は、負荷６０１を介して、グランド電位に接
続される。負荷６０１には、電流源５０３と同じ電流Ｉ
ｓｒｃが流れる。
【００８２】この回路の動作は、第２の実施形態（図２
（Ａ）、（Ｂ））の動作と同様である。ただし、図２
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ
［Ｖ］）より小さいときに、出力電圧Ｖｏｕｔが一定に
なるように電流Ｉｓｒｃを制御する。
（Ａ）、（Ｂ））の動作と同様である。ただし、図２
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが負の閾値（−Ｖｔｈ
［Ｖ］）より小さいときに、出力電圧Ｖｏｕｔが一定に
なるように電流Ｉｓｒｃを制御する。
【００８３】負荷５０１ｂの抵抗値をＲ１とし、負荷６
０１の抵抗値をＲ２とすると、出力端子ＯＵＴの出力電
圧Ｖｏｕｔは、次式で表される。
０１の抵抗値をＲ２とすると、出力端子ＯＵＴの出力電
圧Ｖｏｕｔは、次式で表される。
【００８４】
Ｖｏｕｔ＝Ｉｏｕｔ×Ｒ１＋Ｉｓｒｃ×Ｒ２
【００８５】すなわち、図２（Ｂ）の出力電圧Ｖｏｕｔ
とは異なり、この回路では、電流Ｉｓｒｃが一定の領域
において電流Ｉｏｕｔが増加すると出力電圧Ｖｏｕｔも
増加する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖｉｎ
と同じ論理の信号となる。
とは異なり、この回路では、電流Ｉｓｒｃが一定の領域
において電流Ｉｏｕｔが増加すると出力電圧Ｖｏｕｔも
増加する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖｉｎ
と同じ論理の信号となる。
【００８６】（第６の実施形態）本発明の第６の実施形
態によるオペアンプは、第３の実施形態（図３（Ａ））
のオペアンプをＰチャネルＭＯＳトランジスタで構成し
たものであり、図６の回路と同様である。図６の回路に
おいて、電流源５０３及びオペアンプ５０４は、図３
（Ａ）で示す電流源３２０と同様の構成である。
態によるオペアンプは、第３の実施形態（図３（Ａ））
のオペアンプをＰチャネルＭＯＳトランジスタで構成し
たものであり、図６の回路と同様である。図６の回路に
おいて、電流源５０３及びオペアンプ５０４は、図３
（Ａ）で示す電流源３２０と同様の構成である。
【００８７】この回路の動作は、第３の実施形態（図３
（Ａ）、（Ｂ））の動作と同様である。ただし、図３
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ
［Ｖ］）より大きいとき及び負の閾値（−Ｖｔｈ
［Ｖ］）より小さいときに、出力電圧Ｖｏｕｔが一定に
なるように電流Ｉｓｒｃを制御する。
（Ａ）、（Ｂ））の動作と同様である。ただし、図３
（Ｂ）のグラフにおいて、横軸の差動電圧Ｖｉｎ−Ｖｘ
ｉｎの正負符号が逆になる。すなわち、電流源５０３
は、差動電圧Ｖｉｎ−Ｖｘｉｎが正の閾値（＋Ｖｔｈ
［Ｖ］）より大きいとき及び負の閾値（−Ｖｔｈ
［Ｖ］）より小さいときに、出力電圧Ｖｏｕｔが一定に
なるように電流Ｉｓｒｃを制御する。
【００８８】負荷５０１ｂの抵抗値をＲ１とし、負荷６
０１の抵抗値をＲ２とすると、出力端子ＯＵＴの出力電
圧Ｖｏｕｔは、次式で表される。
０１の抵抗値をＲ２とすると、出力端子ＯＵＴの出力電
圧Ｖｏｕｔは、次式で表される。
【００８９】
Ｖｏｕｔ＝Ｉｏｕｔ×Ｒ１＋Ｉｓｒｃ×Ｒ２
【００９０】すなわち、図３（Ｂ）の出力電圧Ｖｏｕｔ
とは異なり、この回路では、電流Ｉｓｒｃが一定の領域
において電流Ｉｏｕｔが増加すると出力電圧Ｖｏｕｔも
増加する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖｉｎ
と同じ論理の信号となる。
とは異なり、この回路では、電流Ｉｓｒｃが一定の領域
において電流Ｉｏｕｔが増加すると出力電圧Ｖｏｕｔも
増加する。出力電圧Ｖｏｕｔは、正論理入力信号Ｖｉｎ
と同じ論理の信号となる。
【００９１】第１〜第６の実施形態によれば、電流源
は、差動電圧が所定範囲のときには定電流を流し、所定
範囲外のときには流す電流を変化させることにより、所
定範囲外では出力端子の電圧を一定値に抑制することが
できる。この結果、入力信号の振幅が大きいときには、
その振幅を抑制し、常に同一の振幅を持つ出力信号を出
力することができる。出力信号の振幅を一定にすれば、
信号間の遅延時間をなくしたり、遅延時間を一定に保つ
ことができる。
は、差動電圧が所定範囲のときには定電流を流し、所定
範囲外のときには流す電流を変化させることにより、所
定範囲外では出力端子の電圧を一定値に抑制することが
できる。この結果、入力信号の振幅が大きいときには、
その振幅を抑制し、常に同一の振幅を持つ出力信号を出
力することができる。出力信号の振幅を一定にすれば、
信号間の遅延時間をなくしたり、遅延時間を一定に保つ
ことができる。
【００９２】また、出力信号の振幅を必要以上に大きく
しないため、論理状態が落ち着くセットリングにかかる
時間が短くなり、このオペアンプ及びこの出力電圧を処
理する回路の動作速度を高速にすることができる。
しないため、論理状態が落ち着くセットリングにかかる
時間が短くなり、このオペアンプ及びこの出力電圧を処
理する回路の動作速度を高速にすることができる。
【００９３】なお、第１〜第６の実施形態では、正論理
入力端子ＩＮ及び負論理入力端子ＸＩＮにそれぞれ正論
理入力信号Ｖｉｎ及び負論理入力信号Ｖｘｉｎを入力す
る場合を例に説明したが、これに限定されない。正論理
入力端子ＩＮ及び負論理入力端子ＸＩＮのいずれかに固
定の参照電位を入力しても、出力端子ＯＵＴから同様の
出力電圧Ｖｏｕｔを出力させることができる。
入力端子ＩＮ及び負論理入力端子ＸＩＮにそれぞれ正論
理入力信号Ｖｉｎ及び負論理入力信号Ｖｘｉｎを入力す
る場合を例に説明したが、これに限定されない。正論理
入力端子ＩＮ及び負論理入力端子ＸＩＮのいずれかに固
定の参照電位を入力しても、出力端子ＯＵＴから同様の
出力電圧Ｖｏｕｔを出力させることができる。
【００９４】上記実施形態は、何れも本発明を実施する
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
【００９５】本発明の実施形態は、例えば以下のように
種々の適用が可能である。 （付記１）ゲートに正論理入力信号又は参照電位を入力
するための第１の入力端子が接続され、ドレインに第１
の負荷が接続される第１のＭＯＳトランジスタと、ゲー
トに前記正論理入力信号と差動入力信号を構成する負論
理入力信号又は参照電位を入力するための第２の入力端
子が接続され、ドレインに出力端子及び第２の負荷が接
続され、前記第１のＭＯＳトランジスタと対となる第２
のＭＯＳトランジスタと、前記第１及び第２のＭＯＳト
ランジスタのソースが接続され、前記第１及び第２の入
力端子の電圧の差が所定範囲のときには前記第１及び／
又は第２の負荷に定電流を流し、所定範囲外のときには
前記第１及び／又は第２の負荷に流す電流を変化させる
電流源とを有する増幅回路。 （付記２）前記第１及び第２の負荷は、一端が前記第１
及び第２のＭＯＳトランジスタのドレインに接続され、
他端が第３の負荷を介して又は直接第１の電位に接続さ
れ、前記電流源は、一端が前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、他端が第２の電位に接
続される付記１記載の増幅回路。 （付記３）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記電流源は、
前記第１及び第２の入力端子の電圧の差が所定の負の閾
値よりも小さいときには前記出力端子の電圧が一定にな
るような電流を流す付記２記載の増幅回路。 （付記４）前記電流源は、前記第１及び第２の入力端子
の電圧の差が所定の負の閾値よりも小さいときには前記
第２の負荷に流す電流が一定になるような電流を流す付
記３記載の増幅回路。 （付記５）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記第１及び第
２の負荷は、前記他端が第３の負荷を介して第１の電位
に接続され、前記電流源は、前記第１及び第２の入力端
子の電圧の差が所定の正の閾値よりも大きいときには前
記出力端子の電圧が一定になるような電流を流す付記２
記載の増幅回路。 （付記６）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記第１及び第
２の負荷は、前記他端が第３の負荷を介して第１の電位
に接続され、前記電流源は、前記第１及び第２の入力端
子の電圧の差が負の第１の閾値よりも小さいとき及び正
の第２の閾値よりも大きいときにはそれぞれ前記出力端
子の電圧が第１及び第２の出力電圧値で一定になるよう
な電流を流す付記２記載の増幅回路。 （付記７）前記第１及び第２の閾値の絶対値は相互に同
じである付記６記載の増幅回路。 （付記８）前記出力端子は、前記第１及び第２の入力端
子の電圧の差が前記第１の閾値から前記第２の閾値まで
の間のときには該電圧の差に応じて変化する電圧を出力
する付記７記載の増幅回路。 （付記９）前記第１の電位は、前記第２の電位よりも高
い付記８記載の増幅回路。 （付記１０）前記電流源は、一定の電流を流す定電流源
と、可変の電流を流す可変電流源を有する付記９記載の
増幅回路。 （付記１１）前記可変電流源は、対となるＭＯＳトラン
ジスタのサイズを変えることによりオフセットを持たせ
たオペアンプを有する付記１０記載の増幅回路。 （付記１２）前記可変電流源は、対となるＭＯＳトラン
ジスタの一方のソースに抵抗を直列に接続することによ
りオフセットを持たせたオペアンプを有する付記１０記
載の増幅回路。 （付記１３）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記電流源
は、前記第１及び第２の入力端子の電圧の差が所定の正
の閾値よりも大きいときには前記出力端子の電圧が一定
になるような電流を流す付記２記載の増幅回路。 （付記１４）前記電流源は、前記第１及び第２の入力端
子の電圧の差が所定の正の閾値よりも大きいときには前
記第２の負荷に流す電流が一定になるような電流を流す
付記１３記載の増幅回路。 （付記１５）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記第１及
び第２の負荷は、前記他端が第３の負荷を介して第１の
電位に接続され、前記電流源は、前記第１及び第２の入
力端子の電圧の差が所定の負の閾値よりも小さいときに
は前記出力端子の電圧が一定になるような電流を流す付
記２記載の増幅回路。 （付記１６）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記第１及
び第２の負荷は、前記他端が第３の負荷を介して第１の
電位に接続され、前記電流源は、前記第１及び第２の入
力端子の電圧の差が正の第１の閾値よりも大きいとき及
び負の第２の閾値よりも小さいときにはそれぞれ前記出
力端子の電圧が第１及び第２の出力電圧値で一定になる
ような電流を流す付記２記載の増幅回路。 （付記１７）前記第１及び第２の閾値の絶対値は相互に
同じである付記１６記載の増幅回路。 （付記１８）前記出力端子は、前記第１及び第２の入力
端子の電圧の差が前記第１の閾値から前記第２の閾値ま
での間のときには該電圧の差に応じて変化する電圧を出
力する付記１７記載の増幅回路。 （付記１９）前記第１の電位は、前記第２の電位よりも
低い付記１８記載の増幅回路。 （付記２０）前記電流源は、一定の電流を流す定電流源
と、可変の電流を流す可変電流源を有する付記１９記載
の増幅回路。 （付記２１）前記可変電流源は、対となるＭＯＳトラン
ジスタのサイズを変えることによりオフセットを持たせ
たオペアンプを有する付記２０記載の増幅回路。 （付記２２）前記可変電流源は、対となるＭＯＳトラン
ジスタの一方のソースに抵抗を直列に接続することによ
りオフセットを持たせたオペアンプを有する付記２０記
載の増幅回路。
種々の適用が可能である。 （付記１）ゲートに正論理入力信号又は参照電位を入力
するための第１の入力端子が接続され、ドレインに第１
の負荷が接続される第１のＭＯＳトランジスタと、ゲー
トに前記正論理入力信号と差動入力信号を構成する負論
理入力信号又は参照電位を入力するための第２の入力端
子が接続され、ドレインに出力端子及び第２の負荷が接
続され、前記第１のＭＯＳトランジスタと対となる第２
のＭＯＳトランジスタと、前記第１及び第２のＭＯＳト
ランジスタのソースが接続され、前記第１及び第２の入
力端子の電圧の差が所定範囲のときには前記第１及び／
又は第２の負荷に定電流を流し、所定範囲外のときには
前記第１及び／又は第２の負荷に流す電流を変化させる
電流源とを有する増幅回路。 （付記２）前記第１及び第２の負荷は、一端が前記第１
及び第２のＭＯＳトランジスタのドレインに接続され、
他端が第３の負荷を介して又は直接第１の電位に接続さ
れ、前記電流源は、一端が前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、他端が第２の電位に接
続される付記１記載の増幅回路。 （付記３）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記電流源は、
前記第１及び第２の入力端子の電圧の差が所定の負の閾
値よりも小さいときには前記出力端子の電圧が一定にな
るような電流を流す付記２記載の増幅回路。 （付記４）前記電流源は、前記第１及び第２の入力端子
の電圧の差が所定の負の閾値よりも小さいときには前記
第２の負荷に流す電流が一定になるような電流を流す付
記３記載の増幅回路。 （付記５）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記第１及び第
２の負荷は、前記他端が第３の負荷を介して第１の電位
に接続され、前記電流源は、前記第１及び第２の入力端
子の電圧の差が所定の正の閾値よりも大きいときには前
記出力端子の電圧が一定になるような電流を流す付記２
記載の増幅回路。 （付記６）前記第１及び第２のＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタであり、前記第１及び第
２の負荷は、前記他端が第３の負荷を介して第１の電位
に接続され、前記電流源は、前記第１及び第２の入力端
子の電圧の差が負の第１の閾値よりも小さいとき及び正
の第２の閾値よりも大きいときにはそれぞれ前記出力端
子の電圧が第１及び第２の出力電圧値で一定になるよう
な電流を流す付記２記載の増幅回路。 （付記７）前記第１及び第２の閾値の絶対値は相互に同
じである付記６記載の増幅回路。 （付記８）前記出力端子は、前記第１及び第２の入力端
子の電圧の差が前記第１の閾値から前記第２の閾値まで
の間のときには該電圧の差に応じて変化する電圧を出力
する付記７記載の増幅回路。 （付記９）前記第１の電位は、前記第２の電位よりも高
い付記８記載の増幅回路。 （付記１０）前記電流源は、一定の電流を流す定電流源
と、可変の電流を流す可変電流源を有する付記９記載の
増幅回路。 （付記１１）前記可変電流源は、対となるＭＯＳトラン
ジスタのサイズを変えることによりオフセットを持たせ
たオペアンプを有する付記１０記載の増幅回路。 （付記１２）前記可変電流源は、対となるＭＯＳトラン
ジスタの一方のソースに抵抗を直列に接続することによ
りオフセットを持たせたオペアンプを有する付記１０記
載の増幅回路。 （付記１３）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記電流源
は、前記第１及び第２の入力端子の電圧の差が所定の正
の閾値よりも大きいときには前記出力端子の電圧が一定
になるような電流を流す付記２記載の増幅回路。 （付記１４）前記電流源は、前記第１及び第２の入力端
子の電圧の差が所定の正の閾値よりも大きいときには前
記第２の負荷に流す電流が一定になるような電流を流す
付記１３記載の増幅回路。 （付記１５）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記第１及
び第２の負荷は、前記他端が第３の負荷を介して第１の
電位に接続され、前記電流源は、前記第１及び第２の入
力端子の電圧の差が所定の負の閾値よりも小さいときに
は前記出力端子の電圧が一定になるような電流を流す付
記２記載の増幅回路。 （付記１６）前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、前記第１及
び第２の負荷は、前記他端が第３の負荷を介して第１の
電位に接続され、前記電流源は、前記第１及び第２の入
力端子の電圧の差が正の第１の閾値よりも大きいとき及
び負の第２の閾値よりも小さいときにはそれぞれ前記出
力端子の電圧が第１及び第２の出力電圧値で一定になる
ような電流を流す付記２記載の増幅回路。 （付記１７）前記第１及び第２の閾値の絶対値は相互に
同じである付記１６記載の増幅回路。 （付記１８）前記出力端子は、前記第１及び第２の入力
端子の電圧の差が前記第１の閾値から前記第２の閾値ま
での間のときには該電圧の差に応じて変化する電圧を出
力する付記１７記載の増幅回路。 （付記１９）前記第１の電位は、前記第２の電位よりも
低い付記１８記載の増幅回路。 （付記２０）前記電流源は、一定の電流を流す定電流源
と、可変の電流を流す可変電流源を有する付記１９記載
の増幅回路。 （付記２１）前記可変電流源は、対となるＭＯＳトラン
ジスタのサイズを変えることによりオフセットを持たせ
たオペアンプを有する付記２０記載の増幅回路。 （付記２２）前記可変電流源は、対となるＭＯＳトラン
ジスタの一方のソースに抵抗を直列に接続することによ
りオフセットを持たせたオペアンプを有する付記２０記
載の増幅回路。
【００９６】
【発明の効果】以上説明したように本発明によれば、電
流源は、第１及び第２の入力端子の電圧の差が所定範囲
のときには前記第１及び／又は第２の負荷に定電流を流
し、所定範囲外のときには第１及び／又は第２の負荷に
流す電流を変化させることにより、所定範囲外では出力
端子の電圧を一定値に抑制することができる。この結
果、入力信号の振幅が大きいときには、その振幅を抑制
し、常に同一の振幅を持つ出力信号を出力することがで
きる。出力信号の振幅を一定にすれば、信号間の遅延時
間をなくしたり、遅延時間を一定に保つことができる。
流源は、第１及び第２の入力端子の電圧の差が所定範囲
のときには前記第１及び／又は第２の負荷に定電流を流
し、所定範囲外のときには第１及び／又は第２の負荷に
流す電流を変化させることにより、所定範囲外では出力
端子の電圧を一定値に抑制することができる。この結
果、入力信号の振幅が大きいときには、その振幅を抑制
し、常に同一の振幅を持つ出力信号を出力することがで
きる。出力信号の振幅を一定にすれば、信号間の遅延時
間をなくしたり、遅延時間を一定に保つことができる。
【図１】図１（Ａ）及び（Ｂ）は本発明の第１の実施形
態によるオペアンプの構成及び特性を示す図である。
態によるオペアンプの構成及び特性を示す図である。
【図２】図２（Ａ）及び（Ｂ）は本発明の第２の実施形
態によるオペアンプの構成及び特性を示す図である。
態によるオペアンプの構成及び特性を示す図である。
【図３】図３（Ａ）及び（Ｂ）は本発明の第３の実施形
態によるオペアンプの構成及び特性を示す図である。
態によるオペアンプの構成及び特性を示す図である。
【図４】図４（Ａ）及び（Ｂ）はオフセットを持たせた
オペアンプの構成を示す図である。
オペアンプの構成を示す図である。
【図５】本発明の第４の実施形態によるオペアンプの構
成を示す図である。
成を示す図である。
【図６】本発明の第５及び第６の実施形態によるオペア
ンプの構成を示す図である。
ンプの構成を示す図である。
【図７】図７（Ａ）及び（Ｂ）は従来技術によるオペア
ンプの構成及び特性を示す図である。
ンプの構成及び特性を示す図である。
【図８】従来技術による他のオペアンプの構成を示す図
である。
である。
【図９】従来技術によるさらに他のオペンアンプの構成
を示す図である。
を示す図である。
【図１０】振幅の異なるクロック及びデータの波形を示
す図である。
す図である。
１０１ａ，１０１ｂ 負荷
１０２ａ，１０２ｂ ＮチャネルＭＯＳトランジスタ
１０３ 電流源
１０４ オペアンプ
２０１ 負荷
３０１〜３０３ ＮチャネルＭＯＳトランジスタ
３１２，３１３ オペアンプ
３２０ 電流源
４０１ａ，４０１ｂ 負荷
４０２ａ，４０２ｂ ＮチャネルＭＯＳトランジスタ
４０３ 電流源
４０４ 抵抗
５０１ａ，５０１ｂ 負荷
５０２ａ，５０２ｂ ＰチャネルＭＯＳトランジスタ
５０３ 電流源
５０４ オペアンプ
６０１ 負荷
７０１ａ，７０１ｂ 負荷
７０２ａ，７０２ｂ ＮチャネルＭＯＳトランジスタ
７０３ 電流源
８０１ａ，８０１ｂ ＰチャネルＭＯＳトランジスタ
９０１ ＮチャネルＭＯＳトランジスタ
１００１ クロック
１００２ データ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ショウ エンエン
東京都小平市小川町２−1850−６−211
Ｆターム(参考） 5J066 AA01 AA12 CA00 FA10 HA10
HA25 KA01 KA05 KA06 KA07
KA08 KA09 KA12 MA21 ND01
ND11 ND22 ND23 ND28 PD01
TA01 TA02 TA06
5J500 AA01 AA12 AC00 AF10 AH10
AH25 AK01 AK05 AK06 AK07
AK08 AK09 AK12 AM21 AT01
AT02 AT06 DN01 DN11 DN22
DN23 DN28 DP01
Claims (10)
- 【請求項１】 ゲートに正論理入力信号又は参照電位を
入力するための第１の入力端子が接続され、ドレインに
第１の負荷が接続される第１のＭＯＳトランジスタと、 ゲートに前記正論理入力信号と差動入力信号を構成する
負論理入力信号又は参照電位を入力するための第２の入
力端子が接続され、ドレインに出力端子及び第２の負荷
が接続され、前記第１のＭＯＳトランジスタと対となる
第２のＭＯＳトランジスタと、 前記第１及び第２のＭＯＳトランジスタのソースが接続
され、前記第１及び第２の入力端子の電圧の差が所定範
囲のときには前記第１及び／又は第２の負荷に定電流を
流し、所定範囲外のときには前記第１及び／又は第２の
負荷に流す電流を変化させる電流源とを有する増幅回
路。 - 【請求項２】 前記第１及び第２のＭＯＳトランジスタ
は、ＮチャネルＭＯＳトランジスタであり、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が所定の負の閾値よりも小さいときには前記出力端子の
電圧が一定になるような電流を流す請求項１記載の増幅
回路。 - 【請求項３】 前記第１及び第２のＭＯＳトランジスタ
は、ＮチャネルＭＯＳトランジスタであり、 前記第１及び第２の負荷は、一端が前記第１及び第２の
ＭＯＳトランジスタのドレインに接続され、他端が第３
の負荷に接続され、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が所定の正の閾値よりも大きいときには前記出力端子の
電圧が一定になるような電流を流す請求項１記載の増幅
回路。 - 【請求項４】 前記第１及び第２のＭＯＳトランジスタ
は、ＮチャネルＭＯＳトランジスタであり、 前記第１及び第２の負荷は、一端が前記第１及び第２の
ＭＯＳトランジスタのドレインに接続され、他端が第３
の負荷に接続され、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が負の第１の閾値よりも小さいとき及び正の第２の閾値
よりも大きいときにはそれぞれ前記出力端子の電圧が第
１及び第２の出力電圧値で一定になるような電流を流す
請求項１記載の増幅回路。 - 【請求項５】 前記電流源は、一定の電流を流す定電流
源と、可変の電流を流す可変電流源を有する請求項４記
載の増幅回路。 - 【請求項６】 前記可変電流源は、対となるＭＯＳトラ
ンジスタのサイズを変えることによりオフセットを持た
せたオペアンプを有する請求項５記載の増幅回路。 - 【請求項７】 前記可変電流源は、対となるＭＯＳトラ
ンジスタの一方のソースに抵抗を直列に接続することに
よりオフセットを持たせたオペアンプを有する請求項５
記載の増幅回路。 - 【請求項８】 前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が所定の正の閾値よりも大きいときには前記出力端子の
電圧が一定になるような電流を流す請求項１記載の増幅
回路。 - 【請求項９】 前記第１及び第２のＭＯＳトランジスタ
は、ＰチャネルＭＯＳトランジスタであり、 前記第１及び第２の負荷は、一端が前記第１及び第２の
ＭＯＳトランジスタのドレインに接続され、他端が第３
の負荷に接続され、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が所定の負の閾値よりも小さいときには前記出力端子の
電圧が一定になるような電流を流す請求項１記載の増幅
回路。 - 【請求項１０】 前記第１及び第２のＭＯＳトランジス
タは、ＰチャネルＭＯＳトランジスタであり、 前記第１及び第２の負荷は、一端が前記第１及び第２の
ＭＯＳトランジスタのドレインに接続され、他端が第３
の負荷に接続され、 前記電流源は、前記第１及び第２の入力端子の電圧の差
が正の第１の閾値よりも大きいとき及び負の第２の閾値
よりも小さいときにはそれぞれ前記出力端子の電圧が第
１及び第２の出力電圧値で一定になるような電流を流す
請求項１記載の増幅回路。
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