KR100912967B1 - 센스증폭기 및 반도체메모리장치의 수신회로 - Google Patents

센스증폭기 및 반도체메모리장치의 수신회로 Download PDF

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KR100912967B1
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김용주
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최해랑
이지왕
장재민
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Abstract

본 발명은 센스 증폭기 및 반도체장치 내에서 이용되어지는 수신장치의 오프셋을 효율적으로 제어하는 센스 증폭기 및 반도체메모리장치의 수신회로에 관한 것이다. 본 발명은 센스 앰프의 오프셋 차에 따라 감도를 조절할 수 있다. 즉, 오프셋제어신호(OCC-,OCC+)의 전압에 따라서 센스 앰프의 공통 노드(W)에 연결되는 트랜지스터(MO3,MO4)의 턴 온 저항값을 가변하여, 노드(S,SB) 전압을 결정하는 것이 가능해진다. 이러한 제어로 본 발명은 센스 앰프의 오프셋을 조절하고, 동시에 반도체 메모리장치의 수신장치의 셋업/홀드 마진을 개선하는 효과를 얻는다.
센스 앰프, 오프셋, 수신회로

Description

센스증폭기 및 반도체메모리장치의 수신회로{SENSE AMPLIFIER AND RECEIVER CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체메모리장치의 수신회로에 관한 것으로, 더욱 상세하게는 센스 증폭기 및 반도체장치 내에서 이용되어지는 수신장치의 오프셋을 효율적으로 제어하는 센스 증폭기 및 반도체메모리장치의 수신회로에 관한 것이다.
일반적인 반도체 메모리 장치의 수신회로는 입력 데이터를 증폭하는 센스 앰프(Sense Amplifier)와 증폭된 데이터가 풀 스윙(Full Swing)하게 만드는 래치부로 구성되며, 상기 수신회로는 입력 데이터가 출력단으로 전달될 때 전압 스윙을 크게 하여 데이터를 증폭하기 위해 사용된다.
도 1은 종래 기술에 따른 반도체 메모리장치의 수신회로에 대해서 도시하고 있다.
도시하고 있는 바와 같이, 종래 반도체 메모리장치의 수신회로는, 센스 앰프와 래치부로 구성된다.
상기 센스 앰프는, 클럭신호(clk)에 응답하여 상기 센스 앰프를 구동시키는 구동부와, 데이터(DATA) 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부, 그리고 상기 신호 입력부의 전류 변화에 응답하여 상기 입력된 데이터를 증폭하는 증폭부의 구성으로 이루어진다.
상기 구동부는, 게이트단이 상기 클럭신호(clk)를 입력받고 소스단이 외부전압(VDD)을 인가받으며 드레인 단이 제 1 노드(C)에 연결된 PMOS 트랜지스터(P1)와, 게이트단이 클럭신호(clk)를 입력받고 소스 단이 상기 외부전압(VDD)을 인가받으며 드레인단이 제 2 노드(D)에 연결된 PMOS 트랜지스터(P5), 게이트단이 클럭신호(clk)를 입력받고 소스단과 드레인단이 제 1,2 노드(C,D)에 각각 연결된 PMOS 트랜지스터(P3) 및 게이트 단이 상기 클럭신호를 입력받고 소스단이 NMOS 트랜지스터(M6)을 통해 소스전압에 연결되고 드레인단이 제 3 노드(A)에 연결된 NMOS 트랜지스터(M5)로 구성된다.
상기 신호입력부는, 게이트단이 데이터(DATA-)를 입력하고 드레인 단이 제 4 노드(SB)에 연결되며 소스 단이 상기 제 3 노드(A)에 연결되는 NMOS 트랜지스터(M1)와, 게이트 단이 데이터(DATA+)를 입력하고 드레인 단이 제 5 노드(S)에 연결되며 소스 단이 상기 제 3 노드(A)에 연결되는 NMOS 트랜지스터(M2)로 구성된다.
상기 증폭부는, 소스단이 상기 외부 전압(VDD)을 인가받고 드레인단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P2), 드레인단이 상기 제 1 노드(C)에 연결되고 소스단이 상기 제 4 노드(SB)에 연결되며 게이트단이 상기 제 2 노드(D)에 연결되는 NMOS 트랜지스터(M4), 소스단이 상기 외부 전압(VDD)을 인가받고 드레 인단이 상기 제 2 노드(D)에 연결되며 게이트 단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P4), 드레인 단이 상기 제 2 노드(D)에 연결되고 소스단이 제 5 노드(S)에 연결되며 게이트단이 상기 제 1 노드(C)에 연결되는 NMOS 트랜지스터(M3)를 포함한다.
그리고 반도체 메모리장치의 수신회로를 구성하는 래치부의 상세 구성은 도시하지 않고 있지만, 상기 센스 앰프의 제 1,2 노드(C,D)에서 출력되는 업 출력신호(SA_OUT)와 다운 출력신호(SA_OUTB)를 풀 스윙하게 하여 출력데이터(RXDATA)를 출력한다.
한편, 종래 반도체 메모리장치의 수신회로를 구성하는 센스 앰프에는, 수신회로의 오프셋(OFFSET)을 제어하기 위하여 오프셋 제어회로가 연결되고 있다. 상기 오프셋 제어회로는 도 1에 도시하고 있는 바와 같이, 센스 앰프의 제 4,5 노드(SB,S)에 연결되는 트랜지스터에 의해서 오프셋을 제어하고 있다. 즉, 상기 제 4 노드(SB)에 드레인단이 연결되고, 소스단은 노드(B)에 연결되며, 게이트단으로 오프셋제어신호(OCC+)를 입력하는 NMOS 트랜지스터(M7)와, 상기 제 5 노드(S)에 드레인단이 연결되고, 소스단은 노드(B)에 연결되며, 게이트단으로 오프셋제어신호(OCC-)를 입력하는 NMOS 트랜지스터(M8)와, 상기 노드(B)에 드레인단을 연결하고, 게이트단으로 클럭신호(clk)를 입력하며, 소스단이 NMOS 트랜지스터(M10)을 통해 소스전압에 연결된 NMOS 트랜지스터(M9)로 구성된다.
상기와 같이 구성되는 종래 반도체 메모리장치의 수신회로는, 구동부를 구성하는 PMOS 트랜지스터(P1,P3,P5) 그리고 NMOS 트랜지스터(M5)에 클럭신호가 인가되어 센스 앰프를 활성화상태로 제어한다. 이와 같이 센스 앰프가 활성화된 상태에서 신호입력부를 구성하는 NMOS 트랜지스터(M1,M2)에 입력되는 입력신호(DATA-,DATA+)에 응답하여 제 4,5 노드(SB,S)에서 전위 변화가 발생한다. 이렇게 발생된 전위 변화를 이용하여 센스 앰프의 증폭부는 상기 입력신호(DATA-,DATA+)를 증폭하고, 상기 센스 앰프의 제 1,2 노드(C,D)에서 각각 업 출력신호(OUT)와 다운 출력신호(OUTB)가 출력한다.
이와 같이 센스 앰프에서 입력데이터를 증폭하는 중, 회로 특성 및 공정상 트랜지스터들의 사이즈 차이 등에 의하여 오프셋 전압이 발생될 수가 있다. 종래는 이러한 오프셋 전압 제어를 위하여 센스 앰프에 추가적으로 트랜지스터를 연결하여 오프셋을 제어하고 있다.
즉, 오프셋제어신호(OCC-,OCC+)에 의해서 오프셋제어회로를 구성하는 NMOS 트랜지스터(M7,M8)의 전류량이 다르게 조절되고, 이렇게 조절된 전류는 입력신호에 따른 NMOS 트랜지스터(M1,M2)에 흐르는 전류와 합쳐져 제 4,5 노드(SB,S)의 전압을 제어하게 된다. 따라서 상기와 같은 오프셋제어회로에 의해서 센스 앰프의 제 4,5 노드(SB,S)의 오프셋전압이 조절된 상태에서, 센스 앰프에서 신호 증폭이 이루어지면, 원하는 출력신호가 얻어지게 된다.
그러나 종래의 반도체 메모리장치의 수신회로에서 오프셋조절은, 도시하고 있는 바와 같이 오프셋제어회로를 별도로 구성하여 센스 앰프에 연결하는 구조로 이루어지고 있다. 그렇기 때문에 종래의 반도체 메모리장치의 수신회로는, 센스 앰프와 연결을 위한 신호 라인 증가와 레이아웃 매칭(LAYOUT MATCHING)의 복잡성 그리고 레이아웃 면적을 증가시키는 문제점이 있다. 그리고 신호 라인 증가에 따른 신호 라인 사이의 미스매치(MISMATCH)가 발생하는 문제점이 있다. 또한 종래는 오프셋제어회로를 활성화상태로 제어하기 위하여 NMOS 트랜지스터(M9)에 클럭신호를 공급하고 있다. 즉, 종래는 센스 앰프의 구동 외에도 추가적으로 클럭 공급이 이루어져야만 하는 등, 클럭 트리(CLOCK TREE)의 클럭 로딩(CLOCK LOADING)을 증가시키는 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 센스 증폭기 및 반도체장치 내에서 이용되어지는 수신장치의 오프셋을 효율적으로 제어할 수 있는 센스 증폭기 및 반도체 메모리장치의 수신회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 수신회로는, 클럭신호에 응답하여 센스 앰프를 구동시키는 구동부; 데이터 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부; 상기 신호 입력부의 전류 변화에 응답하여 상기 입력된 데이터를 증폭하는 증폭부; 상기 신호 입력부의 공통 노드에 연결되고, 오프셋 제어신호에 기초하여, 상기 신호 입력부의 전류 변화량을 조절하는 오프셋 제어부를 포함하는 센스 증폭기; 상기 센스 증폭기의 출력 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 센스 증폭기는, 클럭신호에 응답하여 센스 앰프를 구동시키는 구동부; 데이터 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부; 상기 신호 입력부의 전류 변화에 응답하여 상기 입력된 데이터를 증폭하는 증폭부; 그리고 상기 신호 입력부의 공통 노드에 연결되고, 오프셋 제어신호에 기초하여, 상기 신호 입력부의 전류 변화량을 조절하는 오프셋 제어부를 포함하 여 구성되는 것을 특징으로 한다.
본 발명은 오프셋제어신호(OCC-,OCC+)의 전압에 따라서 센스 앰프의 공통 노드(W)에 연결되는 트랜지스터의 턴 온 저항값을 가변하여, 노드(S,SB) 전압을 결정하는 것이 가능해진다. 이러한 제어로 본 발명은 센스 앰프의 오프셋을 조절하고, 동시에 반도체 메모리장치의 수신장치의 셋업/홀드 마진을 개선하는 효과를 얻는다. 따라서 본 발명은 트랜지스터의 턴 온 저항을 이용하여 센스 증폭기의 오프셋을 제어하므로, 클럭 트리의 클럭 로딩은 증가하지 않고, 연결 신호선을 최소화하여 레이아웃의 복잡성을 줄이고 면적을 감소시키는 효과를 얻는다. 또한 본 발명은 레이아웃의 미스매칭으로 인한 공통모드에서 서로 다른 저항값을 가지는 경우에도 상기 미스매칭에 따른 오프셋을 보정할 수 있다. 더불어 본 발명은 디지털 아날로그 변환기를 통해서 오프셋제어신호의 전압을 제어할 수 있도록 구성하므로서, 추가적인 수신장치의 오프셋 마진 제어가 가능하도록 설계 여건을 개선하는 효과도 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 센스 증폭기 및 반도체 메모리장치의 수신회로에 대해서 자세하게 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리장치의 수신회로의 구성도 를 도시하고 있다.
본 발명에 따른 반도체 메모리장치의 수신회로는, 센스 앰프(30 ; sense amp)와 래치부(40 ; SR latch)로 구성된다. 상기 센스 앰프(30)에는 두개의 입력신호(DATA A, DATA B)가 입력되고, 상기 입력신호를 증폭한다.
또한 본 발명은 상기 센스 앰프(30)의 오프셋을 조절하기 위하여 오프셋제어신호(OCC+,OCC-)를 발생하는 오프셋제어신호발생부를 포함한다. 상기 오프셋제어신호발생부는, 기설정되고 있는 오프셋제어값에 따른 레지스터값을 발생하는 레지스터(10 ; REG), 상기 레지스터(10)의 출력 값을 아날로그신호로 변환하는 디지털 아날로그 변환기(DAC ; 20)로 구성되고, 상기 디지털아날로그 변환기(20)에서 출력되는 오프셋제어신호가 상기 센스앰프(30)의 오프셋을 제어하기 위한 기초정보로 이용되어진다.
즉, 상기 구성에 따르면 본 발명은 센스 앰프(30)에서 입력신호(DATA A, DATA B)를 증폭하여 출력하고, 상기 센스 앰프(30)에서 증폭되어 출력되는 신호가 래치부(40)에 래치된다. 상기 래치부(40)는 상기 센스 앰프(30)에서 출력되는 업출력신호(OUT) 및 다운 출력신호(OUTB)를 래치하여 출력데이터(RXDATA)를 출력한다.
상기와 같이 센스 앰프(30)에서 신호 증폭이 이루어지는 가운데, 레지스터(10)는 기설정되고 있는 센스 앰프(30)의 오프셋 제어값을 N비트로 출력한다. 이 경우 레지스터(10)에서 출력되는 오프셋 제어값은, 해당되는 센스 앰프(30)에 맞춰서 기설정되고 있는 값이다.
상기 레지스터(10)에서 출력되는 오프셋 제어값은 디지털 아날로그 변환기(20)를 통하여 아날로그신호로 변환되어진다. 그리고 변환된 오프셋제어신호가 상기 센스 앰프(30)에 제공되어진다. 상기 센스 앰프(30)는 제공되어지는 오프셋제어신호를 기초정보로 하여, 센스 앰프 내 오프셋 전압을 조절한다.
다음은 상기 디지털 아날로그 변환기(20)에서 제공되어지는 오프셋제어신호에 기초해서 센스 앰프(30)의 오프셋 제어가 이루어지는 과정을 살펴보기로 한다.
도 3은 본 발명의 일 실시예에 따른 센스 앰프의 상세 구성도를 도시하고 있다.
상기 센스 앰프는, 클럭신호(clk)에 응답하여 상기 센스 앰프를 구동시키는 구동부와, 데이터(DATA) 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부, 그리고 상기 신호 입력부의 전류 변화에 응답하여 상기 입력된 데이터를 증폭하는 증폭부의 구성으로 이루어진다. 또한 본 발명의 센스 앰프(30)는, 오프셋 전압을 제어하기 위한 오프셋제어부를 포함한다.
상기 구동부는, 게이트단이 상기 클럭신호(clk)를 입력받고 소스단이 외부전압(VDD)을 인가받으며 드레인 단이 제 1 노드(C)에 연결된 PMOS 트랜지스터(P1)와, 게이트단이 클럭신호(clk)를 입력받고 소스 단이 상기 외부전압(VDD)을 인가받으며 드레인단이 제 2 노드(D)에 연결된 PMOS 트랜지스터(P5), 게이트단으로 클럭신호(clk)를 입력받고 소스단과 드레인단이 각각 제 1,2 노드(C,D)에 연결된 PMOS 트랜지스터(P3) 및 게이트 단이 상기 클럭신호를 입력받고 소스단이 NMOS 트랜지스터(M6)을 통해 소스전압에 연결되고 드레인단이 노드(W)에 연결된 NMOS 트랜지스터(M5)로 구성된다.
상기 신호입력부는, 게이트단이 데이터(DATA-)를 입력하고 드레인 단이 제 4 노드(SB)에 연결되며 소스 단이 후술되는 오프셋제어부를 구성하는 트랜지스터에 연결되는 NMOS 트랜지스터(M1)와, 게이트 단이 데이터(DATA+)를 입력하고 드레인 단이 제 5 노드(S)에 연결되며 소스 단이 후술되는 오프셋제어부를 구성하는 트랜지스터에 연결되는 NMOS 트랜지스터(M2)로 구성된다.
상기 증폭부는, 소스단이 상기 외부 전압(VDD)을 인가받고 드레인단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P2), 드레인단이 상기 제 1 노드(C)에 연결되고 소스단이 상기 제 4 노드(SB)에 연결되며 게이트단이 상기 제 2 노드(D)에 연결되는 NMOS 트랜지스터(M4), 소스단이 상기 외부 전압(VDD)을 인가받고 드레인단이 상기 제 2 노드(D)에 연결되며 게이트 단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P4), 드레인 단이 상기 제 2 노드(D)에 연결되고 소스단이 제 5 노드(S)에 연결되며 게이트단이 상기 제 1 노드(C)에 연결되는 NMOS 트랜지스터(M3)를 포함한다.
그리고 본 발명의 센스 앰프(30)에서 오프셋 제어부는, 오프셋제어신호발생부에서 발생된 오프셋제어신호(OCC+,OCC-)를 게이트단으로 입력하고, 드레인단은 상기 NMOS 트랜지스터(M1)의 소스단에 연결되고, 소스단은 노드(W)에 연결되는 NMOS 트랜지스터(MO3)와, 오프셋제어신호(OCC+,OCC-)를 게이트단으로 입력하고, 드 레인단은 상기 NMOS 트랜지스터(M2)의 소스단에 연결되고, 소스단은 노드(W)에 연결되는 NMOS 트랜지스터(MO4)로 구성되어진다.
상기와 같이 구성되는 센스 앰프(30)의 오프셋 제어과정은 다음과 같다.
클럭신호가 로우상태일 때, 클럭신호를 입력으로 받는 PMOS 트랜지스터(P1,P3,P5)는 턴-온 상태, NMOS 트랜지스터(M5)는 턴-오프 상태를 갖는다. 이때 제 1,2 노드(C,D)에 연결되는 출력단(SA_OUTP,SA_OUTN)은 프리 차징(pre-charging)된다.
그리고 클럭신호가 하이상태가 되면, 클럭신호를 입력으로 받는 PMOS 트랜지스터(P1,P3,P5)는 턴-오프 상태, NMOS 트랜지스터(M5)는 턴-온 상태를 갖는다. 이때 신호입력부의 NMOS 트랜지스터(M1,M2)로 입력되는 입력신호(DATA A, DATA B)는 증폭부에서 증폭되어 래치부를 거쳐 CMOS 레벨의 출력을 발생한다.
한편, 오프셋제어신호(OCC-,OCC+)의 전압차에 따라 오프셋제어부인 NMOS 트랜지스터(MO3,MO4)의 턴 온 저항값이 결정된다.
보다 상세히 설명하면, 오프셋제어신호(OCC-)가 오프셋제어신호(OCC+)보다 크게 설정되면, 트랜지스터(MO4)가 트랜지스터(MO3)보다 강하게 턴-온되면서 트랜지스터(MO4)의 턴온 저항값이 트랜지스터(MO3)의 턴-온 저항값보다 작게 된다.
이때 노드(S) 전압이 노드(SB) 전압보다 상대적으로 낮아지면서 트랜지스터(M3)의 VDS(드레인-소스 전압)가 더 확보되어 트랜지스터(M4)보다 더 빨리 턴 온된다. 이와 같이 동작될 때, 출력신호(SA_OUT)의 값은 출력신호(SA_OUTB) 보다 크게 나타난다.
반대로 오프셋제어신호(OCC+)가 오프셋제어신호(OCC-)보다 크게 설정되면, 트랜지스터(MO3)가 트랜지스터(MO4)보다 강하게 턴-온되면서 트랜지스터(MO3)의 턴온 저항값이 트랜지스터(MO4)의 턴-온 저항값보다 작게 된다. 이때 노드(SB) 전압이 노드(S) 전압보다 상대적으로 낮아지기 때문에 트랜지스터(M4)의 VDS가 확보되는 결과를 가져오며, 따라서 트랜지스터(M3)보다 트랜지스터(M4)가 더 빨리 턴 온된다. 이와 같이 동작될 때, 출력신호(SA_OUTB)의 값은 출력신호(SA_OUT)보다 크게 나타난다.
따라서 본 발명은 상기와 같은 과정으로 센스 앰프(30)의 오프셋 차에 따라 감도(Sensitivity)를 조절할 수 있다. 즉, 오프셋제어신호(OCC-,OCC+)의 전압에 따라서 센스 앰프(30)의 공통 노드(W)에 연결되는 트랜지스터(MO3,MO4)의 턴 온 저항값을 가변하여, 노드(S,SB) 전압을 결정하는 것이 가능해진다. 그리고 본 발명에서 상기 오프셋제어신호(OCC-,OCC+)는 디지털 아날로그 변환기를 통해서 제어하고 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 센스 증폭기 및 수신회로의 오프셋을 제어하기 위하여 트랜지스터의 턴 온 저항값을 이용하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부 된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
일 예로 본 발명의 실시예에서는 오프셋 조절부를 트랜지스터의 턴 온 저항을 이용해서 구현하고 있으나 이에 한정되는 것은 아니며, 외부 제어신호(오프셋제어신호)에 의해서 저항값이 조절되는 가변 저항을 사용하는 것도 가능할 것이다.
도 1은 종래 기술에 따른 센스 증폭기의 회로도,
도 2는 본 발명에 따른 반도체메모리장치의 수신회로를 나타내는 블록도,
도 3은 본 발명에 따른 센스 증폭기의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 레지스터 20 : 디지털 아날로그 변환기
30 : 센스 증폭기 40 : 래치부

Claims (14)

  1. 클럭신호에 응답하여 센스 앰프를 구동시키는 구동부;
    데이터 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부;
    상기 신호 입력부의 전류 변화량에 응답하여 상기 입력된 데이터를 증폭하는 증폭부; 그리고
    상기 신호 입력부의 공통 노드에 연결되고, 오프셋 제어신호에 기초하여, 상기 신호 입력부의 전류 변화량을 조절하는 오프셋 제어부를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 신호 입력부는, 제 1 데이터를 입력하는 제 1 트랜지스터;
    제 2 데이터를 입력하는 제 2 트랜지스터를 구비하고,
    상기 제 1,2 트랜지스터의 단자를 연결하여 공통 노드를 구성하고, 상기 제 1,2 데이터 신호 크기에 따라서 제 1,2 트랜지스터의 드레인단의 전류량에 변화가 발생되는 것을 특징으로 하는 센스 증폭기.
  3. 제 2 항에 있어서,
    상기 오프셋 제어부는, 오프셋제어신호를 게이트단으로 입력하는 두개의 트랜지스터를 상기 공통 노드에 직렬 연결하고, 상기 오프셋제어신호의 크기에 따라서 두개의 트랜지스터의 턴 온 저항값이 다르게 제어되는 것을 특징으로 하는 센스 증폭기.
  4. 제 3 항에 있어서,
    상기 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 센스 증폭기.
  5. 제 2 항에 있어서,
    상기 제 1,2 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 센스 증폭기.
  6. 클럭신호에 응답하여 센스 앰프를 구동시키는 구동부;
    데이터 입력신호에 응답하여 전류 변화량을 가지는 신호 입력부;
    상기 신호 입력부의 전류 변화량에 응답하여 상기 입력된 데이터를 증폭하는 증폭부;
    상기 신호 입력부의 공통 노드에 연결되고, 오프셋 제어신호에 기초하여, 상기 신호 입력부의 전류 변화량을 조절하는 오프셋 제어부를 포함하는 센스 증폭기;
    상기 센스 증폭기의 출력 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체메모리장치의 수신회로.
  7. 제 6 항에 있어서,
    상기 신호 입력부는, 제 1 데이터를 입력하는 제 1 트랜지스터;
    제 2 데이터를 입력하는 제 2 트랜지스터를 구비하고,
    상기 제 1,2 트랜지스터의 단자를 연결하여 공통 노드를 구성하고, 상기 제 1,2 데이터 신호 크기에 따라서 제 1,2 트랜지스터의 드레인단의 전류량에 변화가 발생되는 것을 특징으로 하는 반도체 메모리장치의 수신회로.
  8. 제 7 항에 있어서,
    상기 오프셋 제어부는, 오프셋제어신호를 게이트단으로 입력하는 두개의 트랜지스터를 상기 공통 노드에 직렬 연결하고, 상기 오프셋제어신호의 크기에 따라서 두개의 트랜지스터의 턴 온 저항값이 다르게 제어되는 것을 특징으로 하는 반도체메모리장치의 수신회로.
  9. 제 8 항에 있어서,
    상기 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 수신회로.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 센스 증폭기의 오프셋에 따라 결정된 오프셋 제어신호를 발생하는 오프셋제어신호발생부는 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 수신회로.
  11. 제 10 항에 있어서,
    상기 오프셋제어신호발생부는, 오프셋제어값에 따른 레지스터값을 발생하는 레지스터;
    상기 레지스터의 출력 값을 아날로그신호로 변환하여, 상기 오프셋 제어부에 공급되는 오프셋제어신호를 제어하는 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 반도체메모리장치의 수신회로.
  12. 제 11 항에 있어서,
    상기 구동부는, 클럭신호를 입력하고, 제 1,2 노드(C,D)에 연결된 PMOS 트랜지스터(P1,P3,P5)와;
    클럭신호를 입력하고 드레인단이 공통 노드(W)에 연결된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체메모리장치의 수신회로.
  13. 제 11 항에 있어서,
    상기 증폭부는, 외부 전압을 입력하고, 제 1,2 노드(C,D)에 연결되는 PMOS 트랜지스터(P2,P4);
    상기 제 1 노드(C)와 제 4 노드(SB)에 연결되는 NMOS 트랜지스터(M4);
    상기 제 2 노드(D)와 제 5 노드(S)에 연결되는 NMOS 트랜지스터(M3)를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치의 수신회로.
  14. 제 7 항에 있어서,
    상기 오프셋 제어부는, 오프셋제어신호에 기초해서 저항값이 변화되는 가변 저항을 이용하는 것을 특징으로 하는 반도체메모리장치의 수신회로.
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