JP2009225205A - Ｃｍｌ回路 - Google Patents

Abstract

【課題】 ＣＭＬバッファの伝搬遅延時間は負荷抵抗の抵抗値に比例する。そのため、半導体の製造プロセスのばらつきにより負荷抵抗の抵抗値がばらつくと、伝搬遅延時間もばらついてしまい、動作速度を向上させることが困難であったという課題を解決する。
【解決手段】 第１の可変抵抗と基準抵抗の電圧降下が同じになるようにこの第１の可変抵抗と基準抵抗に流れる電流を制御して、第１の可変抵抗の抵抗値を基準抵抗の抵抗値と同じになるようにし、ＣＭＬバッファの負荷抵抗として可変抵抗を用い、この可変抵抗の抵抗値を前記第１の可変抵抗を制御する信号で制御するようにした。ＣＭＬバッファ内の可変抵抗の抵抗値が基準抵抗の抵抗値と同じになるので、伝搬遅延時間のばらつきを小さくすることができる。

【選択図】 図１

Description

本発明は、製造プロセスの変動による特性のばらつきを抑えることができるＣＭＬ(Current Mode Logic)回路に関するものである。

図５に従来のＣＭＬバッファの構成を示す。ＣＭＬ(Current Mode Logic)回路は、インピーダンスを低くして電流をオンオフさせる論理素子である。浮遊容量を充放電する量が少ないので、高速動作させることができる。ＥＣＬ(Emitter Coupled Logic)と異なり、出力信号はトランジスタのドレインから出力されるという特徴がある。

図５において、１０、１１はカレントスイッチであり、Ｎチャンネルトランジスタが用いられる。このカレントスイッチ１０、１１のゲートには差動入力信号ＩＮＰ、ＩＮＮが入力される。カレントスイッチ１０、１１のソースは共通接続され、定電流源１２の一端に接続される。この定電流源１２の他端は負電源ＶＳＳに接続される。

負荷抵抗１３、１４の一端はそれぞれカレントスイッチ１０、１１のドレインに接続され、他端は正電源ＶＤＤに接続される。出力ＯＵＴＰ、ＯＵＴＮはそれぞれカレントスイッチ１１、１０のドレインから出力される。

１５、１６はコンデンサであり、このＣＭＬバッファの後段に接続される回路の配線容量やゲート容量等各種容量を表している。通常これらの容量は分布乗数であるが、ここでは集中乗数として表している。

差動入力信号ＩＮＰが高レベル、ＩＮＮが低レベルになると、カレントスイッチ１０がオン、１１がオフになる。定電流源１２の出力電流は負荷抵抗１３に流れるので、出力信号ＯＵＴＰが高レベル、ＯＵＴＮが低レベルになる。差動入力信号ＩＮＰが低レベル、ＩＮＮが高レベルになるとカレントスイッチ１１がオン、１０がオフになり、出力信号ＯＵＴＰが低レベル、ＯＵＴＮが高レベルになる。このＣＭＬバッファの出力電圧は、負荷抵抗１３、１４の抵抗値と定電流源１２の出力電流によって決定される。

このＣＭＬバッファの伝搬遅延時間ｔｐｄは下記（１）式で表すことができる。ここにおいて、τは時定数、Ｒは負荷抵抗１３、１４の抵抗値、Ｃはコンデンサ１５、１６の静電容量、ｌｎは自然対数である。
ｔｐｄ＝−τ×ｌｎ（１−０．５）＝―ＲＣ×ｌｎ（０．５）
＝０．６９３×ＲＣ ・・・・・・ （１）

前記（１）式から、伝搬遅延時間ｔｐｄは負荷抵抗１３、１４の抵抗値Ｒと容量１５、１６の静電容量Ｃの積に比例することがわかる。半導体製造プロセスが変動して抵抗値Ｒがばらつくと、伝搬遅延時間ｔｐｄ、すなわち動作速度もばらつくことがわかる。

特許文献１には、電源電圧変動あるいは周囲温度変動があってもＭＯＳトランジスタの動作速度が変動しないようにするために、基板バイアスを動的に変化させてＭＯＳトランジスタの電流能力の低下を補償するＭＯＳトランジスタ回路の発明が記載されている。この発明では、ＮＭＯＳトランジスタによって電源電圧によって変化する電流を生成し、この電流を抵抗Ｒ３で電圧に変換して、この電圧をＭＯＳトランジスタの基板にフォワードバイアスする。電源電圧が低下してＭＯＳトランジスタの電流能力が低下すると、このＭＯＳトランジスタの閾値電圧が下がり、動作速度の低下が補償される。
特開２００６−１４０２２８号公報

しかしながら、このようなＣＭＬバッファあるいはＭＯＳトランジスタ回路には、次のような課題があった。前述したように、図５のＣＭＬバッファの伝搬遅延時間ｔｐｄは負荷抵抗１３、１４の抵抗値によって変化する。そのため、伝搬遅延時間ｔｐｄのばらつきを小さくするためには半導体製造プロセスを監視し、負荷抵抗の抵抗値のばらつきを小さくしなければならないが、そのためには製造工程が煩雑になり、生産効率が低下してしまうという課題があった。

また、特許文献１に記載された発明は、電源電圧の低下による動作速度の低下を補償することはできるが、負荷抵抗の抵抗値のばらつきを補償することができないという課題があった。

従って本発明の目的は、負荷抵抗の抵抗値のばらつきを補償して、伝搬遅延時間のばらつきを小さくすることができるＣＭＬ回路を提供することにある。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
制御電圧によってその抵抗値が制御される第１の可変抵抗と、
前記第１の可変抵抗に流れる電流を制御する第１の電流制御素子と、
その一端が前記第１の可変抵抗に接続される基準抵抗と、
前記基準抵抗に流れる電流を制御する第２の電流制御素子と、
一定電圧がその一方の入力端子に入力され、他方の入力端子に前記第１の可変抵抗の、前記基準抵抗が接続されていない側の電圧が入力されると共に、その出力が前記第１および第２の電流制御素子に出力される第１の増幅器と、
一定電圧がその一方の入力端子に入力され、前記基準抵抗の、前記第１の可変抵抗が接続されていない側の電圧が入力されると共に、その出力が制御電圧として前記第１の可変抵抗に出力される第２の増幅器と、
デジタル信号が入力され、このデジタル信号に関連する信号を出力する出力回路であって、
電源にその一端が接続され、前記第２の増幅器の出力によってその抵抗値が制御される第２の可変抵抗と、
前記第２の可変抵抗の他端にその一端が接続され、前記デジタル信号によってそのオン、オフが制御されるカレントスイッチと、
を具備し、前記第２の可変抵抗と前記カレントスイッチの接続点から出力信号を取り出す出力回路と、
を具備したものである。負荷抵抗のばらつきを小さくすることができるので、伝搬遅延時間のばらつきが小さくなり、動作速度が向上する。

請求項２記載の発明は、請求項１記載の発明において、
前記出力回路を複数個具備し、これらの出力回路内の前記第２の可変抵抗の抵抗値を前記第２の増幅器の出力で制御するようにしたものである。回路構成が簡単になる。

請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記電流制御素子として、Ｎチャンネルトランジスタを用いたものである。選択範囲が広がる。

請求項４記載の発明は、請求項１若しくは請求項２記載の発明において、
前記電流制御素子としてＰチャンネルトランジスタを用いたものである。選択範囲が広がる。

請求項５記載の発明は、
デジタルデータが格納される記憶部と、
前記記憶部に格納されたデジタルデータが入力され、このデジタルデータをアナログ信号に変換するＤＡ変換器と、
デジタル信号が入力され、このデジタル信号に関連する信号を出力する出力回路であって、
電源にその一端が接続され、前記ＤＡ変換器の出力によってその抵抗値が制御される第２の可変抵抗と、
前記第２の可変抵抗の他端にその一端が接続され、前記デジタル信号によってそのオン、オフが制御されるカレントスイッチと、
を具備し、前記第２の可変抵抗と前記カレントスイッチの接続点から出力信号を取り出す出力回路と、
を具備したものである。校正の手間はあるが、回路構成を簡単にすることができる。

請求項６記載の発明は、請求項５記載の発明において、
前記出力回路を複数個具備し、これらの出力回路内の前記第２の可変抵抗の抵抗値を前記ＤＡ変換器の出力で制御するようにしたものである。回路構成が簡単になる。

請求項７記載の発明は、請求項１乃至は請求項６いずれかに記載の発明において、
前記出力回路は、
前記第２の可変抵抗と前記カレントスイッチの直列回路を２個具備し、これらのカレントスイッチに差動デジタル信号を入力するようにしたものである。差動信号を扱うことができる。

請求項８記載の発明は、請求項１乃至請求項７いずれかに記載の発明において、
前記第１若しくは第２の可変抵抗としてＰチャンネルまたはＮチャンネルトランジスタを用いたものである。構成が簡単になる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５、６、７および８の発明によれば、基準抵抗と第１の可変抵抗に流れる電流を制御して第１の可変抵抗の抵抗値と基準抵抗の抵抗値が同じになるように制御し、ＣＭＬ出力回路の負荷抵抗を前記第１の可変抵抗を制御する信号で制御して、この負荷抵抗の抵抗値を基準抵抗の抵抗値に合わせるようにした。また、負荷抵抗が一定値になるような電圧に対応するデジタルデータを記憶部に格納し、このデジタルデータをアナログ信号に変換して、負荷抵抗の抵抗値を制御するようにした。

出力回路の負荷抵抗を一定値に制御するので、製造プロセスに起因する抵抗値のばらつきを小さくすることができる。そのため、伝搬遅延時間のばらつきが小さくなり、動作速度を向上させることができるという効果がある。

また、制御電圧を予め校正し、この電圧に対応するデジタルデータを記憶させることにより、可変抵抗を制御する制御電圧を作成する回路の構成を簡単にできるという効果もある。さらに、同じ制御出力で複数の出力回路を制御することにより、回路構成をさらに簡単化することができるという効果もある。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＣＭＬ回路の一実施例を示す構成図である。なお、図５と同じ要素には同一符号を付し、説明を省略する。図１において、２０、２４は増幅器、２１は定電圧源、２２、２６は電流制御素子、２３は可変抵抗、２５は基準抵抗、３０は差動信号を出力するバッファ回路である。

可変抵抗２３は第１の可変抵抗に相当し、電流制御素子２２、２６はそれぞれ第１、第２の電流制御素子に相当し、バッファ回路３０は出力回路に相当する。また、電流制御素子２２、２６はＮチャンネルＭＯＳトランジスタあるいはＮＰＮトランジスタを用いる。この実施例ではＮチャンネルＭＯＳトランジスタとして説明する。なお、電流制御素子２２、２６は、それぞれ可変抵抗２３、基準抵抗２５に流れる電流を制御する。

定電圧源２１は所定の電圧を出力し、この電圧は増幅器２０の反転入力端子に印加される。可変抵抗２３の一端は正電源ＶＤＤに接続され、基準抵抗２５が接続されていない側である他端は電流制御素子２２のドレインおよび増幅器２０の非反転入力端子に接続される。電流制御素子２２のゲートには増幅器２０の出力が印加され、ソースは負電源ＶＳＳに接続される。

基準抵抗２５の一端は正電源ＶＤＤに、可変抵抗２３が接続されていない側である他端は電流制御素子２６のドレインおよび増幅器２４の反転入力端子に接続される。この電流制御素子２６のゲートには増幅器２０の出力が印加され、ソースは負電源ＶＳＳに接続される。可変抵抗２３には、制御電圧として増幅器２４の出力が入力される。可変抵抗２３の抵抗値は、この制御電圧に比例して変化する。また、増幅器２４の非反転入力端子には定電圧源２１の出力電圧が印加される。

バッファ回路３０は図５のＣＭＬバッファと同様の構成を有しており、可変抵抗３１および３２、カレントスイッチ１０および１１、定電流源１２で構成される。可変抵抗３１、３２には、制御電圧として増幅器２４の出力が入力される。可変抵抗３１、３２の抵抗値はこの制御電圧に比例して変化する。可変抵抗３１、３２は第２の可変抵抗に相当する。

カレントスイッチ１０、１１のゲートにはそれぞれ差動入力信号ＩＮＰ、ＩＮＮが印加される。また、出力信号ＯＵＴＰ、ＯＵＴＮは、それぞれ可変抵抗３２とカレントスイッチ１１の接続点、および可変抵抗３１とカレントスイッチ１０の接続点から取られる。このバッファ回路３０は、図５のＣＭＬバッファの負荷抵抗１３、１４を可変抵抗３１、３２で置き換えたものである。動作は図５と同じなので、説明を省略する。

増幅器２０の反転入力端子と非反転入力端子の電位は同じになるので、定電圧源２１の出力電圧をＶＲＥＦ、可変抵抗２３の抵抗値をＲ２３、この可変抵抗２３に流れる電流をＩ１とすると、下記（２）式が成立する。
ＶＤＤ―Ｒ２３×Ｉ１＝ＶＲＥＦ ・・・・・・・・・・ （２）

増幅器２０の出力は電流制御素子２２と２６に印加されるので、電流制御素子２２と２６として同一サイズのＮチャンネルＭＯＳトランジスタを用いると、それらのドレイン電流は同じになる。そのため、基準抵抗２５にも電流Ｉ１が流れる。基準抵抗２５の抵抗値をＲ２５とすると、増幅器２４の反転入力端子と非反転入力端子の電位は同じになるので、下記（３）式が成立する。
ＶＤＤ−Ｒ２５×Ｉ１＝ＶＲＥＦ ・・・・・・・・ （３）

前記（２）、（３）式を整理すると、Ｒ２３＝Ｒ２５が得られる。すなわち、可変抵抗２３の抵抗値は基準抵抗２５の抵抗値と同じになるように制御される。Ｒ２３＞Ｒ２５のときは増幅器２４の出力が小さくなり、そのためＲ２３はＲ２５に等しくなるまで小さくなる。反対にＲ２３＜Ｒ２５のときは増幅器２４の出力が大きくなり、Ｒ２３がＲ２５に等しくなるまで大きくなる。

可変抵抗２３、３１、３２は同一チップ内に同じ構造で作られており、かつこれらの可変抵抗は増幅器２４の出力で制御される。そのため、可変抵抗３１、３２の抵抗値も基準抵抗２５の抵抗値Ｒ２５に等しくなる。基準抵抗２５の抵抗値の製造プロセスによるばらつきを小さくするか外付け抵抗を用いることにより、バッファ回路３０の負荷抵抗３１、３２の抵抗値のばらつきを小さくすることができる。

前記（１）式から明らかなように、伝搬遅延時間ｔｐｄは負荷抵抗の抵抗値に比例する。本実施例によって可変抵抗３１、３２の抵抗値を基準抵抗２５の抵抗値に自動的に合わせることにより、伝搬遅延時間ｔｐｄのばらつきを小さくすることができる。なお、増幅器２０の反転入力端子と増幅器２４の非反転入力端子には、定電圧源２１以外の所から電圧を印加してもよい。

図２に可変抵抗２３、３１、３２の実施例を示す。図２の４０はＰチャンネルトランジスタである。Ｐチャンネルトランジスタを線形領域で動作させると、ドレインＤとソースＳ間の抵抗はゲートに印加される制御電圧に比例する。このＰチャンネルトランジスタを可変抵抗２３、３１、３２として用いることにより、構成を簡単にすることができる。

なお、Ｐチャンネルトランジスタの代わりにＮチャンネルトランジスタを用いることもできる。Ｎチャンネルトランジスタを用いると制御電圧と抵抗値との比例定数の符号が逆になるので、増幅器２４の反転、非反転入力端子に印加される信号を逆にして、出力信号の極性を逆にする必要がある。

図３に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図３において、５１、５１は電流制御素子であり、Ｐチャンネルトランジスタを用いる。

定電圧源２１の出力電圧は増幅器２０、２４の反転入力端子に印加される。電流制御素子５１、５２のソースは正電源ＶＤＤに接続され、ゲートには増幅器２０の出力が印加される。電流制御素子５１のドレインと可変抵抗２３の一端および増幅器２０の非反転入力端子は共通接続され、可変抵抗２３の他端は負電源ＶＳＳに接続される。

電流制御素子５２のドレインと増幅器２４の非反転入力端子および基準抵抗２５の一端は共通接続され、基準抵抗２５の他端は負電源ＶＳＳに接続される。増幅器２４の出力は制御電圧として可変抵抗２３、３１、３２に印加される。

動作は図１実施例と同じである。可変抵抗２３と基準抵抗２５には同じ値の電流が流れ、その両端電圧が同じになるように制御される。このため、可変抵抗２３、３１、３２の抵抗値は基準抵抗２５の抵抗値と同じになる。なお、この実施例でも可変抵抗２３、３１、３２として図２のＰチャンネルあるいはＮチャンネルのトランジスタを用いることができる。なお、増幅器２０、２４の反転入力端子には、定電圧源２１以外の所から電圧を印加してもよい。

なお、図１、図３実施例では可変抵抗２３、３１、３２の抵抗値が基準抵抗２５の抵抗値と同じになるように制御したが、これら可変抵抗の抵抗値の比が一定であれば、異なる抵抗値になるように制御してもよい。また、電流制御素子２２と２６、５１と５２に同じ電流が流れるようにしたが、比が一定であれば異なる電流値としてもよい。

さらに、これらの実施例では増幅器２４の出力で１つのバッファ回路を制御するようにしたが、複数のバッファ回路を制御するようにしてもよい。このようにすると、回路構成を簡略化することができる。

図４に更に他の実施例を示す。この実施例は大規模システムで用いるＬＳＩに適用して好適な実施例である。図４において、６０は記憶部、６１はＤＡ変換器、７０ａ〜７０ｎは、図１実施例のバッファ回路と同じ構成のバッファ回路であり、出力回路に相当する。

可変抵抗３１、３２へ与える制御電圧の最適値は予め図１と同様の回路を用いて校正しておき、この最適値をデジタルデータに変換して記憶部６０に格納する。記憶部６０は格納されたデジタルデータをＤＡ変換器６１に出力する。ＤＡ変換器６１はこのデジタルデータをアナログ値に変換し、バッファ回路７０ａ〜７０ｎ内の可変抵抗３１、３２に出力する。可変抵抗３１、３２の抵抗値は、ＤＡ変換器６１の出力電圧によって決定される。この実施例は、可変抵抗に印加する制御電圧の最適値を校正しなければならないという手間はあるが、ＬＳＩ内に図１のアナログ回路を持たなくてもよいという利点がある。

なお、これらの実施例ではバッファ回路３０、７０ａ〜７０ｎを差動入出力構成のバッファ回路としたが、シングルエンド回路であってもよい。また、バッファ回路３０、７０ａ〜７０ｎに用いるとして説明したが、必ずしもバッファ回路でなくてもよい。信号を出力する出力回路であれば、他の回路の信号出力部に適用することもできる。

本発明の一実施例を示す構成図である。 可変抵抗の一実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 従来のＣＭＬバッファの構成図である。

符号の説明

１０、１１ カレントスイッチ
１２ 定電流源
２０、２４ 増幅器
２１ 定電圧源
２２、２６、５１、５２ 電流制御素子
２３、３１、３２ 可変抵抗
２５ 基準抵抗
３０、７０ａ〜７０ｎ バッファ回路
４０ Ｐチャンネルトランジスタ
６０ 記憶部
６１ ＤＡ変換器

Claims (8)

1. 制御電圧によってその抵抗値が制御される第１の可変抵抗と、
   前記第１の可変抵抗に流れる電流を制御する第１の電流制御素子と、
   その一端が前記第１の可変抵抗に接続される基準抵抗と、
   前記基準抵抗に流れる電流を制御する第２の電流制御素子と、
   一定電圧がその一方の入力端子に入力され、他方の入力端子に前記第１の可変抵抗の、前記基準抵抗が接続されていない側の電圧が入力されると共に、その出力が前記第１および第２の電流制御素子に出力される第１の増幅器と、
   一定電圧がその一方の入力端子に入力され、前記基準抵抗の、前記第１の可変抵抗が接続されていない側の電圧が入力されると共に、その出力が制御電圧として前記第１の可変抵抗に出力される第２の増幅器と、
   デジタル信号が入力され、このデジタル信号に関連する信号を出力する出力回路であって、
   電源にその一端が接続され、前記第２の増幅器の出力によってその抵抗値が制御される第２の可変抵抗と、
   前記第２の可変抵抗の他端にその一端が接続され、前記デジタル信号によってそのオン、オフが制御されるカレントスイッチと、
   を具備し、前記第２の可変抵抗と前記カレントスイッチの接続点から出力信号を取り出す出力回路と、
   を具備したことを特徴とするＣＭＬ回路。
2. 前記出力回路を複数個具備し、これらの出力回路内の前記第２の可変抵抗の抵抗値を前記第２の増幅器の出力で制御するようにしたことを特徴とする請求項１記載のＣＭＬ回路。
3. 前記電流制御素子は、Ｎチャンネルトランジスタであることを特徴とする請求項１若しくは請求項２記載のＣＭＬ回路。
4. 前記電流制御素子は、Ｐチャンネルトランジスタであることを特徴とする請求項１若しくは請求項２記載のＣＭＬ回路。
5. デジタルデータが格納される記憶部と、
   前記記憶部に格納されたデジタルデータが入力され、このデジタルデータをアナログ信号に変換するＤＡ変換器と、
   デジタル信号が入力され、このデジタル信号に関連する信号を出力する出力回路であって、
   電源にその一端が接続され、前記ＤＡ変換器の出力によってその抵抗値が制御される第２の可変抵抗と、
   前記第２の可変抵抗の他端にその一端が接続され、前記デジタル信号によってそのオン、オフが制御されるカレントスイッチと、
   を具備し、前記第２の可変抵抗と前記カレントスイッチの接続点から出力信号を取り出す出力回路と、
   を具備したことを特徴とするＣＭＬ回路。
6. 前記出力回路を複数個具備し、これらの出力回路内の前記第２の可変抵抗の抵抗値を前記ＤＡ変換器の出力で制御するようにしたことを特徴とする請求項５記載のＣＭＬ回路。
7. 前記出力回路は、
   前記第２の可変抵抗と前記カレントスイッチの直列回路を２個具備し、これらのカレントスイッチに差動デジタル信号を入力するようにしたことを特徴とする請求項１乃至請求項６いずれかに記載のＣＭＬ回路。
8. 前記第１若しくは第２の可変抵抗はＰチャンネルまたはＮチャンネルトランジスタであることを特徴とする請求項１乃至請求項７いずれかに記載のＣＭＬ回路。

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