JP2007235718A - 信号増幅器 - Google Patents
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Abstract
【解決手段】一方の入力が他方の出力に接続され一方の出力が他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、インバータを構成する第1及び第2のトランジスタ対(MP1、MN1及びMP2、MN2)のうち、各一方のトランジスタ(MN1、MN2)の制御端子は、第1及び第2の容量(C1、C2)を介して第1及び第2のインバータの入力(1、2)にそれぞれ接続され、リセット時には、第1及び第2のインバータの互いの入力と出力(OUT、OUTB)を非接続とした状態で第1及び第2のインバータの入力には基準信号(VR)が共通に供給され、各一方のトランジスタはダイオード接続され、第1及び第2の容量には基準信号(VR)と各一方のトランジスタの制御端子との電圧差が蓄積される。
【選択図】図1
Description
BL1=VCC、BL2=GND
となって安定する。
次に、図19及び図21を参照すると、ステップ2では、ストローブ信号STBはLOWレベルとされ、STBBはHIGHレベルとされ、MOSトランジスタMP83、MN83はオフとされる。また、スイッチSW81、SW82、SW83、SW84、SW86はオフ状態とされ、スイッチSW85、SW87はオン状態とされる。NMOSトランジスタMN81及びMN82の共通ソース、PMOSトランジスタMP81及びMP82の共通ソースはフローティング状態とされる。容量C82の一端には引き続き基準信号VRが印加され、一方、容量C81の一端には、入力信号VIが印加される。これにより、MOSトランジスタMN81及びMP81のゲート電圧は、ステップ1で容量C81に蓄積された電圧(VA−VR)に電圧VIが加算され、VI+(VA−VR)=(VI−VR)+VAとなる。すなわちMOSトランジスタMN81及びMP81のゲート電圧は、論理反転電圧VAから入力信号VIと基準信号VRとの電圧差(VI−VR)だけずれた電圧となる。
VO=VSS
で安定となる。
VO=VDD
となる。
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、を備えている。
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ようにしてもよい。
本発明において、前記バイアス信号(第1及び第2のバイアス信号)を前記基準信号と共通とし、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子を前記第1及び第2のインバータの入力としてもよい。
あるいは、本発明に係る信号増幅器は、フリップフロップを構成する第1及び第2のインバータについて、前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対((第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタ)及び(第1導電型の第2のトランジスタ及び第2導電型の第2のトランジスタ))のうち少なくとも各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)はダイオード接続され、各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子はバイアス信号(第1及び第2のバイアス信号)から切断され、前記各一方のトランジスタ(第1導電型の第1のトランジスタ及び第2導電型の第2のトランジスタ)のダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。
本発明において、前記第1及び第2のインバータの入力と、前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との間に接続される前記第3及び第4の容量を更に備え、前記リセット時に、前記基準信号と前記各他方のトランジスタ(第2導電型の第1のトランジスタ及び第1導電型の第2のトランジスタ)の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
また本発明において、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成するときに、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態としてもよい。以下では、電源数の少ない構成の実施例に即して説明する。
BL1、BL2 ビット線
BP バイアス信号
C1、C2、C3、C4 容量
MN1、MN2、MN81、MN82、MN91、MN92 NMOSトランジスタ
MP1、MP2、MP81、MP82、MP91、MP92 PMOSトランジスタ
OUT、OUTB 出力
S1、S2 入力信号
SW1〜SW10、SW81〜SW87、SW91〜SW94 スイッチ
VI 入力信号
VR 基準信号(バイアス信号)
Claims (24)
- 一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。 - 一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第1及び第2のインバータを含み、
前記第1及び第2のインバータをそれぞれ構成する第1及び第2のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第1及び第2の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、
リセット時には、前記第1及び第2のインバータの互いの入力と出力を非接続とした状態で、前記第1及び第2のインバータの入力は基準信号を共通に受け、前記第1及び第2のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第1及び第2の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第1及び第2のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第1及び第2のインバータの入力は第1及び第2の入力信号をそれぞれ受け、つづいて、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。 - 前記バイアス信号と前記基準信号の電圧を等しくしてなる、ことを特徴とする請求項2記載の信号増幅器。
- 前記基準信号は、前記第1及び第2の入力信号の振幅の最大値と最小値の間の電圧である、ことを特徴とする請求項1又は2記載の信号増幅器。
- 前記第1及び第2のトランジスタ対のうち前記各他方のトランジスタの制御端子は、第3及び第4の容量を介して、前記第1及び第2のインバータの入力にそれぞれ接続されており、リセット時には、前記第3及び第4の容量には、前記基準信号と前記各他方のトランジスタの制御端子の電圧の差がそれぞれ蓄積される、ことを特徴とする請求項2記載の信号増幅器。
- 前記第1及び第2のインバータの入力は、前記信号入力時には、前記基準信号から切断され、前記第1及び第2の入力信号を受け、つづいて、前記第1及び第2のインバータの入力が前記第1及び第2の入力信号から切断された状態で、前記第1及び第2のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする請求項1又は2記載の信号増幅器。
- 第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第1導電型の第1のトランジスタの制御端子に一端が接続され、前記第2導電型の第1のトランジスタの制御端子に他端が接続された第1の容量と、
前記第1導電型の第2トランジスタの制御端子に一端が接続され前記第2導電型の第2トランジスタの制御端子に他端が接続された第2の容量と、
を備え、
前記第1導電型の第1及び第2のトランジスタの制御端子が、それぞれ前記第1及び第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1及び第2のインバータの入力は基準信号に共通接続され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1及び第2のインバータの入力に第1及び第2の入力信号がそれぞれ供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。 - 前記第3の接続状態では、前記第1及び第2のインバータの入力と、前記第1及び第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項7記載の信号増幅器。
- 前記制御回路は、
前記基準信号の供給端子と前記第1のインバータの入力との間、及び、前記基準信号の供給端子と前記第2のインバータの入力との間に、それぞれ接続された第1及び第2のスイッチと、
前記第1の入力信号の入力端子と前記第1のインバータの入力との間、及び、前記第2の入力信号の入力端子と前記第2のインバータの入力との間に、それぞれ接続された第3及び第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
を備えている、ことを特徴とする請求項7又は8に記載の信号増幅器。 - 第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項9記載の信号増幅器。 - 前記基準信号は、前記第1導電型の第1及び第2のトランジスタをオン状態とする電圧とされる、ことを特徴とする請求項7記載の信号増幅器。
- 第1及び第2の電源間に直列に接続され、第1のインバータを構成する、第1導電型の第1のトランジスタ及び第2導電型の第1のトランジスタと、
前記第1及び第2の電源間に直列に接続され、第2のインバータを構成する、第1導電型の第2トランジスタ及び第2導電型の第2トランジスタと、
前記第2導電型の第1のトランジスタの制御端子と前記第1導電型の第1のトランジスタの制御端子との間に直列に接続された第1及び第3の容量と、
前記第2導電型の第2トランジスタの制御端子と前記第1導電型の第2トランジスタの制御端子との間に直列に接続された第2及び第4の容量と、
を備え、
前記第1の容量と前記第3の容量の接続点が前記第1のインバータの入力とされ、
前記第2の容量と前記第4の容量の接続点が前記第2のインバータの入力とされ、
前記第1のインバータの出力と前記第2のインバータの入力とを非接続とし且つ前記第2のインバータの出力と前記第1のインバータの入力とを非接続とし、前記第1導電型の第1及び第2のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第1及び第2のインバータの入力に基準信号が共通に供給され、且つ、前記第2導電型の第1及び第2のトランジスタがともにダイオード接続される第1の接続状態と、
前記第2導電型の第1及び第2のトランジスタのダイオード接続が解除され、前記第1のインバータの入力に、第1の入力信号が供給され、前記第2のインバータの入力に、第2の入力信号が供給される第2の接続状態と、
前記第1のインバータの出力が前記第2のインバータの入力に接続され、且つ、前記第1のインバータの入力が前記第2のインバータの出力に接続される第3の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。 - 前記第3の接続状態では、前記第1のインバータの入力と前記第1の入力信号の入力端子とは非接続とされ、前記第2のインバータの入力と前記第2の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項12記載の信号増幅器。
- 前記制御回路は、
前記基準信号の供給端子と、前記第1のインバータの入力との間に接続された第1のスイッチと、
前記基準信号の供給端子と、前記第2のインバータの入力との間に接続された第2のスイッチと、
前記第1の入力信号の入力端子と、前記第1のインバータの入力との間に接続された第3のスイッチと、
前記第2の入力信号の入力端子と、前記第2のインバータの入力との間に接続された第4のスイッチと、
前記第2導電型の第1のトランジスタの制御端子と、前記第1のインバータの出力との間に接続された第5のスイッチと、
前記第2導電型の第2のトランジスタの制御端子と、前記第2のインバータの出力との間に接続された第6のスイッチと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続された第7のスイッチと、
前記第2のインバータの出力と前記第1のインバータの入力との間に接続された第8のスイッチと、
前記バイアス信号の供給端子と前記第1導電型の第1のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第1導電型の第2のトランジスタの制御端子との間に、それぞれ接続された第9及び第10のスイッチと、
を備えている、ことを特徴とする請求項12又は13記載の信号増幅器。 - 第1の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオン状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第1の接続状態をなし、
第2の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオン状態とされ、前記第7のスイッチ、前記第8のスイッチはオフ状態とされ、前記第2の接続状態をなし、
第3の期間では、前記第1のスイッチ、前記第2のスイッチ、前記第5のスイッチ、前記第6のスイッチ、前記第9のスイッチ、前記第10のスイッチがオフ状態とされ、前記第3のスイッチ、前記第4のスイッチはオフ状態とされ、前記第7のスイッチ、前記第8のスイッチはオン状態とされ、前記第3の接続状態をなす、ことを特徴とする請求項14記載の信号増幅器。 - 前記第2の入力信号が、前記第1の入力信号の相補信号とされることを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
- 前記第1及び第2の入力信号の少なくとも一方が、デジタルデータ信号とされ、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される、ことを特徴とする請求項1、7、12のいずれか一に記載の信号増幅器。
- 前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第1乃至第3の接続状態を順次とるように、切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
- 前記第1及び第2の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに関して、前記第1乃至第3の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第1の接続状態を省略し、前記第2及び第3の状態をとるように切替制御する、ことを特徴とする請求項7又は12記載の信号増幅器。
- 前記各トランジスタは、MOSトランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
- 前記各トランジスタは、薄膜トランジスタよりなる、ことを特徴とする請求項1乃至19のいずれか一に記載の信号増幅器。
- 請求項1乃至21のいずれか一に記載の信号増幅器を備えたセンスアンプ。
- 請求項1乃至21のいずれか一に記載の信号増幅器を備えたフリップフロップ型電圧比較器。
- 請求項1乃至21のいずれか一に記載の信号増幅器を備えたラッチ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006056438A JP4744325B2 (ja) | 2006-03-02 | 2006-03-02 | 信号増幅器 |
US11/680,669 US7482843B2 (en) | 2006-03-02 | 2007-03-01 | Signal amplifier |
CN2007100844039A CN101030765B (zh) | 2006-03-02 | 2007-03-02 | 信号放大器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006056438A JP4744325B2 (ja) | 2006-03-02 | 2006-03-02 | 信号増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007235718A true JP2007235718A (ja) | 2007-09-13 |
JP4744325B2 JP4744325B2 (ja) | 2011-08-10 |
Family
ID=38470939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006056438A Expired - Fee Related JP4744325B2 (ja) | 2006-03-02 | 2006-03-02 | 信号増幅器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7482843B2 (ja) |
JP (1) | JP4744325B2 (ja) |
CN (1) | CN101030765B (ja) |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |