JP2016535487A - ラッチコンパレータ回路および方法 - Google Patents

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Abstract

本開示は、信号をラッチするための回路および方法を含む。一実施形態では、2つのインバータが、信号をラッチするために背中合わせに構成される。各インバータは、インバータトランジスタの制御端子間に構成されるコンデンサを含む。一実施形態では、回路は、コンパレータの部分である。第1および第2の電圧が、差動トランジスタの制御端子上で受け取られ、差動出力信号が、2つの背中合わせのインバータに結合される。一実施形態では、回路がディセーブルにされ、インバータ中のトランジスタの制御端子上の電圧が、電源などの基準未満に設定され、回路の速度を増加する。

Description

関連出願の相互参照
本出願は、すべての目的のために、その内容が全部参照により本明細書に組み込まれる、2013年10月29日に出願された、米国非仮特許出願第14/065,854号の優先権を主張する。
本開示は、電子システムおよび方法に関し、詳細には、ラッチ回路および方法に関する。
ラッチは、典型的には2つの安定な状態を有し、情報を取り込み、記憶するために使用できる回路である。情報をラッチすることは、様々なやり方で実装することができる。一例のラッチ回路は、デジタル信号を受け取るロジック回路であり、双安定な出力を有するように構成される。ここで、出力は、2つの安定状態のうちの1つへと解決する。ラッチとして一般に使用される例示的なロジック回路としては、インバータ、SRラッチ、JKラッチ、およびDラッチが挙げられる(「フリップフロップ」と呼ばれることがある)。
コンパレータ回路は、比較動作の結果を取り込むためにラッチ回路を使用することがある。コンパレータの性能は、比較回路に続くラッチ回路の性能に大いに依存することになる場合がある。例えば、高速アナログデジタル変換器(「ADC」)(例えば、SAR、フラッシュADC)では、ADCの全変換時間は、コンパレータの速度に依存する場合があり、これは、最終出力に解決するためのラッチの能力に依存する。次に、ラッチの待ち時間は、電源電圧変動に依存する場合がある。例えば低い電源電圧において、相補型ラッチの待ち時間は、例えば低い電源電圧におけるバイアス電流の減少に起因して増加する。ラッチは、さらに、動作期間中の電源電圧の変動に対して安定でなければならない。したがって、電源電圧が減少するときに、電源電圧の変動に対して良好に機能するラッチ機能を実施するための、より速い回路を見いだす必要がある。
本開示は、ラッチ回路および方法を含む。一実施形態では、本開示は、制御端子、第1の端子、および第2の端子を有する第1のトランジスタと、制御端子、第1の端子、および第2の端子を有する第2のトランジスタであって、第1のトランジスタの第1の端子が第2のトランジスタの第1の端子に結合される第2のトランジスタと、第1のインバータおよび第2のインバータであって、第1のインバータの出力が第2のインバータの入力に結合され、第2のインバータの出力が第1のインバータの入力に結合され、第1のインバータのバイアス端子が第1のトランジスタの第2の端子に結合され、第2のインバータのバイアス端子が第2のトランジスタの第2の端子に結合される第1のインバータおよび第2のインバータとを備える回路を含む。第1のインバータは、制御端子、第1の端子、および第2の端子を有する第3のトランジスタと、制御端子、第1の端子、および第2の端子を有する第4のトランジスタと、第3のトランジスタの制御端子と第4のトランジスタの制御端子との間に結合される第1のコンデンサとを備える。第2のインバータは、制御端子、第1の端子、および第2の端子を有する第5のトランジスタと、制御端子、第1の端子、および第2の端子を有する第6のトランジスタと、第5のトランジスタの制御端子と第6のトランジスタの制御端子との間に結合される第2のコンデンサとを備える。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3のトランジスタの制御端子上の電圧が、第4のトランジスタの制御端子上の電圧よりも低く、第5のトランジスタの制御端子上の電圧が、第6のトランジスタの制御端子上の電圧よりも低い。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3、第4、第5、および第6のトランジスタの第1および第2の端子ならびに第4および第6のトランジスタの制御端子が基準電圧に結合され、第3および第5のトランジスタの制御端子が基準電圧未満の電圧に結合される。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3および第5のトランジスタの制御端子が、電源電圧未満の、MOSトランジスタ閾値電圧に結合される。
一実施形態では、回路は、第3のトランジスタの制御端子および第5のトランジスタの制御端子に結合される事前充電回路をさらに備える。
一実施形態では、事前充電回路は、第3のトランジスタの制御端子に結合される第1の端子、および第2の端子を有する第7のトランジスタ、ならびに第5のトランジスタの制御端子に結合される第1の端子を有する第8のトランジスタを備える。
一実施形態では、第7のトランジスタの第2の端子および第8のトランジスタの第2の端子が基準発生器に結合される。
一実施形態では、基準発生器は、第7のトランジスタの第2の端子および第8のトランジスタの第2の端子に結合される制御端子を有する第9のトランジスタを備え、第9のトランジスタが、基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子をさらに備える。
一実施形態では、事前充電回路が、第3のトランジスタの制御端子に結合される第1の端子および基準発生器に結合される第2の端子を有する第1の抵抗器、ならびに第5のトランジスタの制御端子に結合される第1の端子および基準発生器に結合される第2の端子を有する第2の抵抗器を備える。
一実施形態では、基準発生器が、第1の抵抗器の第2の端子および第2の抵抗器の第2の端子に結合される制御端子を有する第9のトランジスタを備え、第9のトランジスタが、基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子をさらに備える。
別の実施形態では、下に記載される技法が、方法を含む。一実施形態では、方法は、第1のトランジスタの制御端子上に第1の入力電圧を受け取るステップであって、第1のトランジスタが第1の端子および第2の端子を有するステップと、第2のトランジスタの制御端子上に第2の入力電圧を受け取るステップであって、第2のトランジスタが第1の端子および第2の端子を有し、第2のトランジスタの第1の端子が第1のトランジスタの第1の端子に結合され、第1の基準電圧に選択的に結合されるステップと、第1のトランジスタの第2の端子からの差動信号の第1の成分を第1のインバータのバイアス端子に結合するステップと、第2のトランジスタの第2の端子からの差動信号の第2の成分を第2のインバータのバイアス端子に結合するステップであって、第1のインバータの出力が第2のインバータの入力に結合され、第2のインバータの出力が第1のインバータの入力に結合されるステップと、第2のインバータの出力からの出力信号を、第1のインバータの入力において第4のトランジスタの制御端子および第1のコンデンサの第1の端子に結合して、出力信号を第1のコンデンサを通して第3のトランジスタの制御端子に結合するステップと、第1のインバータの出力からの出力信号を、第2のインバータの入力において第6のトランジスタの制御端子および第2のコンデンサの第1の端子に結合して、出力信号を第2のコンデンサを通して第5のトランジスタの制御端子に結合するステップとを含む。
一実施形態では、方法は、第3のトランジスタの制御端子および第5のトランジスタの制御端子を事前充電するステップをさらに含む。
一実施形態では、事前充電するステップは、第3のトランジスタの制御端子に結合される第1の端子を有する第7のトランジスタ、および第5のトランジスタの制御端子に結合される第1の端子を有する第8のトランジスタを通して、第2の基準電圧を選択的に結合するステップを含む。
一実施形態では、方法は、第3の基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子を有する第9のトランジスタ中の第2の基準電圧を生成するステップをさらに含む。
一実施形態では、事前充電するステップは、第3のトランジスタの制御端子に結合される第1の端子を有する第1の抵抗器、および第5のトランジスタの制御端子に結合される第1の端子を有する第2の抵抗器を通して、第2の基準電圧を結合するステップを含む。
一実施形態では、方法は、第3の基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子を有する第9のトランジスタ中の第2の基準電圧を生成するステップをさらに含む。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3のトランジスタの制御端子上の電圧が、第4のトランジスタの制御端子上の電圧よりも低く、第5のトランジスタの制御端子上の電圧が、第6のトランジスタの制御端子上の電圧よりも低い。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3、第4、第5、および第6のトランジスタの第1および第2の端子ならびに第4および第6のトランジスタの制御端子が基準電圧に結合され、第3および第5のトランジスタの制御端子が基準電圧未満の電圧に結合される。
一実施形態では、第1および第2のインバータがディセーブルであるとき、第3および第5のトランジスタの制御端子が、電源電圧未満の、MOSトランジスタ閾値電圧に結合される。
別の実施形態では、本開示は、第1の電圧および第2の電圧を受け取り、差動信号を作り出すための手段と、直列に構成される第1の対のトランジスタを備え、第1の対のトランジスタの制御端子間に構成される第1のコンデンサを有する第1のロジック回路であって、第1のインバータのバイアス端子が差動信号の第1の成分を受け取る第1のロジック回路と、直列に構成される第2の対のトランジスタを備え、第2の対のトランジスタの制御端子間に構成される第2のコンデンサを有する第2のロジック回路であって、第2のインバータのバイアス端子が差動信号の第2の成分を受け取る第2のロジック回路とを備え、第1のロジック回路の出力が第2のロジック回路の入力に結合され、第2のロジック回路の出力が第1のロジック回路の入力に結合されて双安定な出力を作り出す回路を含む。
以下の詳細な記載および添付図面は、本開示の性質および利点のより良好な理解をもたらす。
一実施形態に従う例示の回路の図である。 別の実施形態に従う例示の実装の図である。 一実施形態に従う事前充電回路の一例の図である。 別の実施形態に従う事前充電回路の別の例の図である。
本開示は、ラッチ回路およびラッチコンパレータに関する。以下の記載では、説明の目的で、本開示の完全な理解を実現するため、多くの例および具体的な詳細が記載される。しかし、当業者には、請求項に表現されるような本開示は、これらの例の中のみ、または下に記載される他の特徴と組み合わせた特徴のいくつかまたはすべてを含むことができ、本明細書に記載される特徴および概念の修正形態および等価物をさらに含むことができることが明らかであろう。
図1は、一実施形態に従う例示のラッチコンパレータ回路を図示する。ラッチコンパレータ回路100は、差動回路101ならびに双安定な出力を作り出すように構成される1対の交差結合されたロジック回路102および103を含む。差動回路101は、2つの電圧Vin1およびVin2を受け取り、成分Idiff1およびIdiff2を有する差動出力電流信号を作り出す。第1のロジック回路102は、電源電圧Vsに結合される第1のバイアス端子、およびIdiff1を受け取るため差動回路101の第1の出力端子に結合される第2のバイアス端子150を有する。同様に、第2のロジック回路103は、電源電圧Vsに結合される第1のバイアス端子、およびIdiff2を受け取るため差動回路101の第2の出力端子に結合される第2のバイアス端子151を有する。ロジック回路102の入力は、ロジック回路103の出力に結合され、ロジック回路103の入力は、ロジック回路102の出力に結合され、その結果、一方のロジック回路の出力がハイであるとき、他方がローである。
Vin1とVin2の間の電圧差が、Idiff1とIdiff2の電流差をもたらす。例えば、Vin1がVin2よりも低いとき、端子150から差動回路101への電流は、端子151からの電流よりも小さい可能性があり、このことによって、ノード150における電圧が、ノード151における電圧よりも高くなる。同様に、Vin1がVin2よりも高いとき、端子150から差動回路101への電流は、端子151からの電流よりも大きい可能性があり、このことによって、ノード150における電圧が、ノード151における電圧よりも低い可能性がある。ノード150における電圧がノード151における電圧よりも低いとき、ロジック回路102の出力がローに引っ張られ、ロジック回路103の出力がハイに引っ張られる。ロジック回路は、ロジック回路102の出力がロー、およびロジック回路103の出力がハイで安定する。同様に、ノード150における電圧がノード151における電圧よりも高いとき、ロジック回路102の出力がハイに引っ張られ、ロジック回路103の出力がローに引っ張られる。ロジック回路は、ロジック回路102の出力がハイ、およびロジック回路103の出力がローで安定することになる。したがって、電圧Vin1およびVin2によって、ラッチコンパレータ回路100の出力に、2つの状態のうちの1つをとらせる(出力は双安定である)。
ラッチ機能を実装するため、様々なロジック回路を様々な実施形態で使用することができるが、本例は、直列に構成されるトランジスタ対を各々が備える2つのインバータを使用することを説明する。例えば、ロジック回路102は、電源電圧Vsと差動回路101の端子150との間に直列に構成される、PMOSトランジスタ104(M3)およびNMOSトランジスタ105(M4)を含む。同様に、ロジック回路103は、電源電圧Vsと差動回路101の別の端子151との間に直列に構成される、PMOSトランジスタ106(M5)およびNMOSトランジスタ107(M6)を含む。各トランジスタは、示されるように構成される、制御端子(例えば、ゲート)ならびに第1および第2の端子(例えば、ソースおよびドレイン)を含む。
本開示の特徴および利点は、各ロジック回路におけるトランジスタの制御端子間にコンデンサを構成することを含む。例えば、コンデンサ120(C1)が、トランジスタ104および105の制御端子間に構成される。同様に、コンデンサ121(C2)が、トランジスタ106および107の制御端子間に構成される。一実施形態では、回路は、相互コンダクタンスおよび回路の速度を増加させるために、特定の動作点の期間、トランジスタ104および106の制御端子上の電圧が、トランジスタ105および107の制御端子上の電圧よりも低い場合があるように構成される。したがって、1つの例示的な実施形態は、PMOS相補型デバイスのゲート電圧をずらすためにAC結合を使用するAC結合再生ラッチを含み、より低い電源電圧においてラッチの速度を増加させるために、より大きい電流が再生ラッチを通して流れることを可能にする。
一実施形態では、本開示に従う回路は、事前充電回路110を含むことができる。事前充電回路110は、トランジスタ104および106の制御端子に基準電圧Vrefを選択的に結合し、コンデンサC1およびC2上に電圧を設定して、トランジスタ104および106にバイアスを加えることができる。一実施形態では、ラッチコンパレータ回路100は、ディセーブル状態およびイネーブル状態で動作することができる。ディセーブル状態(または、セットアップ状態)の期間、回路の中のノードを特定の電圧に結合することができ、入力電圧Vin1およびVin2が受け取られる。回路は、次いでイネーブルにされ、その結果、回路が入力電圧に応答して、出力が、2つの安定な出力状態のうちの1つに解決することができる。ディセーブル状態の期間、事前充電回路は、Vrefをトランジスタ104および106の制御端子に提供してバイアスを設定し、回路がイネーブル状態に移行するときの回路の速度を改善することができる。例えば、回路がイネーブルであるとき、事前充電回路は高インピーダンスを呈し、VrefがコンデンサC1およびC2上に格納され、トランジスタ104および106上のバイアス点を設定し、回路の相互コンダクタンスを増加させる。
図2は、別の実施形態に従うラッチコンパレータ回路の例示的な実装を図示する。ラッチコンパレータ回路200は、差動的に構成されたトランジスタ201および202を含む。トランジスタ201は、制御端子上に第1の入力電圧Vipを受け取り、差動信号の第1の成分Idiff1を生成する。同様に、トランジスタ202は、制御端子上に第1の入力電圧Vinを受け取り、差動信号の第2の成分Idiff2を生成する。トランジスタ201および202の第2の端子は、互いに、かつトランジスタ203の端子に結合される。トランジスタ203は、制御端子上で「ラッチ」信号を受け取り、トランジスタ203の他の端子は、グランド(GND)などの基準電圧に結合されて、トランジスタ201および202のソースをグランドに選択的に結合する。例えば、ラッチ信号がハイであり、トランジスタ203がオンであるとき、Idiff1およびIdiff2は、トランジスタ201および202により生成される差動電流であってよい。
差動電流Idiff1およびIdiff2は、トランジスタ204〜207およびコンデンサC1およびC2を備える、1対の交差結合されたインバータへと流れる。トランジスタ204〜205を備える一方のインバータの出力out1は、トランジスタ206〜207を備える他方のインバータの入力in2に結合される。同様に、トランジスタ204〜205を備えるインバータの入力in1は、トランジスタ206および207を備えるインバータの出力out2に結合される。差動電流Idiff1およびIdiff2は、トランジスタ205および207のソースに結合され、このことによって、ラッチがアクティブであるとき、交差結合されたインバータに、2つの状態のうちの1つをとらせる。したがって、トランジスタ204および205の両方のドレイン端子は、(VipおよびVinに依存して)ハイまたはローとなり、トランジスタ206および207のドレイン端子は、ローまたはハイになる(トランジスタ204および205のドレイン端子の逆)。
第1の時間期間(例えば、ディセーブル状態)の間、ラッチ信号はローであり、回路の中のノードは、スイッチS1〜S4によって基準電圧(Vs)に設定される。この時間期間の間、トランジスタ203はオフになり、トランジスタ201および202のソース端子はフローティングである。ラッチ信号がハイ(例えば、イネーブル状態)になると、トランジスタ203がオンになり、スイッチS1〜S4が開き、差動トランジスタ対が、VipとVinの間の差を解決して、2つの状態のうちの1つへと交差結合されたインバータを駆動する。
ラッチコンパレータ回路200は、事前充電回路220と221の対を含む。各事前充電回路は、基準電圧V1と、各インバータの差動出力トランジスタ204および206の制御端子との間に構成される。ラッチ信号がローであるとき、事前充電回路は、コンデンサC1およびC2上に電圧を設定して、出力トランジスタ204および206上にバイアスを設定する。例えば、ラッチ信号がローであるとき、事前充電回路は、トランジスタ204および206の制御端子上の電圧をV1に等しく設定することができる。ラッチ信号がハイになると、差動トランジスタ201および202からの信号をラッチするときに、各コンデンサC1およびC2が電圧V1を維持するように、事前充電回路が、トランジスタ204および206の制御端子をV1から分離することができる。トランジスタ204および206の制御端子上の電圧が、トランジスタ205および207の制御端子上の電圧よりも低いように、電圧V1を設定することができる。したがって、トランジスタ204および206は、例えばラッチコンパレータの速度を改善するために、より低い電源電圧において、より強くバイアスをかけられる。
ラッチが解決すると、第1のインバータ出力out1における信号は、第2のインバータの中の入力トランジスタ207の制御端子に結合され、コンデンサC2を通して出力トランジスタ206の制御端子にAC結合される。同様に、第2のインバータ出力out2における信号は、第1のインバータの中の入力トランジスタ205の制御端子に結合され、コンデンサC1を通して出力トランジスタ204の制御端子にAC結合される。トランジスタ204および206のゲートにコンデンサC1およびC2を通して提供される追加信号は、各インバータの相互コンダクタンスを以下のように改善する。
インバータ1の実効相互コンダクタンス:GInv1 = Gm3 + (C2/(C2+Cg5))Gm5
インバータ2の実効相互コンダクタンス:GInv2 = Gm4 + (C1/(C1+Cg6))Gm6
実効容量:Co1 = Cg3 + (C2/(C2+Cg5))Cg5 + CL1
実効容量:Co2 = Cg4 + (C1/(C1+Cg6))Cg6 + CL2
図3は、一実施形態に従う例示の事前充電回路を図示する。この例では、事前充電回路は、ダイオード構成のPMOSトランジスタ250から基準電圧を受け取るように構成される、PMOSトランジスタ240およびPMOSトランジスタ241を備える。トランジスタ250は、Vsなどの基準電圧に結合される第1の制御端子、ならびにゲート端子および負荷(例えば、電流源(I1))251に結合される第2の端子を有する。トランジスタ250のゲート端子は、電圧Vrefを生成し、これは、トランジスタ240および241の端子に結合される。したがって、ダイオード構成のPMOSトランジスタ250は、Vrefを生成し、これは、電源電圧Vs未満のMOSトランジスタ閾値電圧である。この例では、PMOSトランジスタ204および206にバイアスをかけるために、PMOSトランジスタ閾値電圧を使用することができる。
ディセーブル状態期間に、ラッチ信号がローであるとき、トランジスタ240および241がオンになり、電圧Vrefが、トランジスタ204および206のゲート端子に結合される。ゲート端子上にバイアス電圧を設定するため、VrefがコンデンサC1およびC2を充電する。ラッチコンパレータ回路300がイネーブルであるとき、ラッチ信号電圧がハイになってトランジスタ240および241がオフになり、このことによって、トランジスタ204および206のゲート端子をVrefから効果的に切り離す。同時に、この例では、スイッチS1〜S4が開となり、トランジスタ203がアクティブ化され、ラッチコンパレータ回路が、入力電圧VipおよびVinを解決し始める。コンデンサC1およびC2上に格納されるバイアス電圧に起因する、トランジスタ204および206の改善された相互コンダクタンスのために、入力電圧VipおよびVinは、出力により速く伝播する。
図4は、別の実施形態に従う事前充電回路の別の例を図示する。この例では、ラッチコンパレータ回路400は、抵抗器(R1)260および抵抗器(R2)261を備える事前充電回路を含む。基準電圧Vrefは、抵抗器260および261を通して、PMOSトランジスタ204および206のゲート端子に結合され、PMOSトランジスタ204および206のゲート端子に、電源電圧Vs未満のPMOS閾値電圧でバイアスをかける。したがって、ディセーブル状態では、電圧VrefがコンデンサC1およびC2上に格納される。ラッチコンパレータ回路400がイネーブルであるとき、抵抗器260および261は、Vrefからの分離を実現し、その結果、入力電圧VipおよびVinに応答して、ラッチのインバータが安定な出力のうちの1つに解決するとき、トランジスタ204および206がそれらのバイアスを維持する。
上の記載は、本開示の様々な実施形態、ならびに特定の実施形態のどんな態様の例が実装され得るのかを説明する。上の例が唯一の実施形態であると考えるべきでなく、以下の請求項により規定されるような特定の実施形態のフレキシビリティおよび利点を説明するために提示される。上の記載および下の請求項に基づいて、請求項により規定されるような本開示の範囲から逸脱することなく、他の配置、実施形態、実装および等価物を採用することができる。
100 ラッチコンパレータ回路
101 差動回路
102 ロジック回路
103 ロジック回路
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
110 事前充電回路
120 コンデンサ
121 コンデンサ
150 バイアス端子、ノード
151 バイアス端子、ノード
200 ラッチコンパレータ回路
201 トランジスタ
202 トランジスタ
203 トランジスタ
204 トランジスタ
205 トランジスタ
206 トランジスタ
207 トランジスタ
220 事前充電回路
221 事前充電回路
240 トランジスタ
241 トランジスタ
250 トランジスタ
260 抵抗器(R1)
261 抵抗器(R2)
400 ラッチコンパレータ回路

Claims (20)

  1. 回路であって、
    制御端子、第1の端子、および第2の端子を有する第1のトランジスタと、
    制御端子、第1の端子、および第2の端子を有する第2のトランジスタであって、前記第1のトランジスタの前記第1の端子が前記第2のトランジスタの前記第1の端子に結合される、第2のトランジスタと、
    第1のインバータおよび第2のインバータであって、前記第1のインバータの出力が前記第2のインバータの入力に結合され、前記第2のインバータの出力が前記第1のインバータの入力に結合され、前記第1のインバータのバイアス端子が前記第1のトランジスタの前記第2の端子に結合され、前記第2のインバータのバイアス端子が前記第2のトランジスタの前記第2の端子に結合される、第1のインバータおよび第2のインバータと
    を備え、
    前記第1のインバータが、
    制御端子、第1の端子、および第2の端子を有する第3のトランジスタ、
    制御端子、第1の端子、および第2の端子を有する第4のトランジスタ、ならびに
    前記第3のトランジスタの前記制御端子と前記第4のトランジスタの前記制御端子との間に結合される第1のコンデンサ
    を備え、
    前記第2のインバータが、
    制御端子、第1の端子、および第2の端子を有する第5のトランジスタ、
    制御端子、第1の端子、および第2の端子を有する第6のトランジスタ、ならびに
    前記第5のトランジスタの前記制御端子と前記第6のトランジスタの前記制御端子との間に結合される第2のコンデンサ
    を備える、回路。
  2. 前記第1および第2のインバータがディセーブルであるとき、前記第3のトランジスタの前記制御端子上の電圧が、前記第4のトランジスタの前記制御端子上の電圧よりも低く、前記第5のトランジスタの前記制御端子上の電圧が、前記第6のトランジスタの前記制御端子上の電圧よりも低い、請求項1に記載の回路。
  3. 前記第1および第2のインバータがディセーブルであるとき、前記第3、第4、第5、および第6のトランジスタの前記第1および第2の端子ならびに前記第4および第6のトランジスタの前記制御端子が基準電圧に結合され、前記第3および第5のトランジスタの前記制御端子が前記基準電圧未満の電圧に結合される、請求項1に記載の回路。
  4. 前記第1および第2のインバータがディセーブルであるとき、前記第3および第5のトランジスタの前記制御端子が電源電圧未満のMOSトランジスタ閾値電圧に結合される、請求項1に記載の回路。
  5. 前記第3のトランジスタの前記制御端子および前記第5のトランジスタの前記制御端子に結合される事前充電回路をさらに備える、請求項1に記載の回路。
  6. 前記事前充電回路が、前記第3のトランジスタの前記制御端子に結合される第1の端子、および第2の端子を有する第7のトランジスタ、ならびに前記第5のトランジスタの前記制御端子に結合される第1の端子を有する第8のトランジスタを備える、請求項5に記載の回路。
  7. 前記第7のトランジスタの前記第2の端子および前記第8のトランジスタの前記第2の端子が基準発生器に結合される、請求項6に記載の回路。
  8. 前記基準発生器が、前記第7のトランジスタの前記第2の端子および前記第8のトランジスタの前記第2の端子に結合される制御端子を有する第9のトランジスタを備え、前記第9のトランジスタが、基準電圧に結合される第1の端子ならびに前記第9のトランジスタの前記制御端子および負荷に結合される第2の端子をさらに備える、請求項7に記載の回路。
  9. 前記事前充電回路が、前記第3のトランジスタの前記制御端子に結合される第1の端子および基準発生器に結合される第2の端子を有する第1の抵抗器、ならびに前記第5のトランジスタの前記制御端子に結合される第1の端子および前記基準発生器に結合される第2の端子を有する第2の抵抗器を備える、請求項5に記載の回路。
  10. 前記基準発生器が、前記第1の抵抗器の前記第2の端子および前記第2の抵抗器の前記第2の端子に結合される制御端子を有する第9のトランジスタを備え、前記第9のトランジスタが、基準電圧に結合される第1の端子ならびに前記第9のトランジスタの前記制御端子および負荷に結合される第2の端子をさらに備える、請求項9に記載の回路。
  11. 第1のトランジスタの制御端子上に第1の入力電圧を受け取るステップであって、前記第1のトランジスタが第1の端子および第2の端子を有する、ステップと、
    第2のトランジスタの制御端子上に第2の入力電圧を受け取るステップであって、前記第2のトランジスタが第1の端子および第2の端子を有し、前記第2のトランジスタの前記第1の端子が前記第1のトランジスタの前記第1の端子に結合され、第1の基準電圧に選択的に結合される、ステップと、
    前記第1のトランジスタの前記第2の端子からの差動信号の第1の成分を第1のインバータのバイアス端子に結合するステップと、
    前記第2のトランジスタの前記第2の端子からの前記差動信号の第2の成分を第2のインバータのバイアス端子に結合するステップであって、前記第1のインバータの出力が前記第2のインバータの入力に結合され、前記第2のインバータの出力が前記第1のインバータの入力に結合される、ステップと、
    前記第2のインバータの前記出力からの出力信号を、前記第1のインバータの前記入力において第4のトランジスタの制御端子および第1のコンデンサの第1の端子に結合して、前記出力信号を前記第1のコンデンサを通して第3のトランジスタの制御端子に結合するステップと、
    前記第1のインバータの前記出力からの出力信号を、前記第2のインバータの前記入力において第6のトランジスタの制御端子および第2のコンデンサの第1の端子に結合して、前記出力信号を前記第2のコンデンサを通して第5のトランジスタの制御端子に結合するステップと
    を含む、方法。
  12. 前記第3のトランジスタの前記制御端子および前記第5のトランジスタの前記制御端子を事前充電するステップをさらに含む、請求項11に記載の方法。
  13. 事前充電するステップが、前記第3のトランジスタの前記制御端子に結合される第1の端子を有する第7のトランジスタ、および前記第5のトランジスタの前記制御端子に結合される第1の端子を有する第8のトランジスタを通して、第2の基準電圧を選択的に結合するステップを含む、請求項12に記載の方法。
  14. 第3の基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子を有する前記第9のトランジスタ中の前記第2の基準電圧を生成するステップをさらに含む、請求項13に記載の方法。
  15. 事前充電するステップが、前記第3のトランジスタの前記制御端子に結合される第1の端子を有する第1の抵抗器、および前記第5のトランジスタの前記制御端子に結合される第1の端子を有する第2の抵抗器を通して、第2の基準電圧を結合するステップを含む、請求項12に記載の方法。
  16. 第3の基準電圧に結合される第1の端子ならびに第9のトランジスタの制御端子および負荷に結合される第2の端子を有する前記第9のトランジスタ中の前記第2の基準電圧を生成するステップをさらに含む、請求項15に記載の方法。
  17. 前記第1および第2のインバータがディセーブルであるとき、前記第3のトランジスタの前記制御端子上の電圧が、前記第4のトランジスタの前記制御端子上の電圧よりも低く、前記第5のトランジスタの前記制御端子上の電圧が、前記第6のトランジスタの前記制御端子上の電圧よりも低い、請求項11に記載の方法。
  18. 前記第1および第2のインバータがディセーブルであるとき、前記第3、第4、第5、および第6のトランジスタの前記第1および第2の端子ならびに前記第4および第6のトランジスタの前記制御端子が基準電圧に結合され、前記第3および第5のトランジスタの前記制御端子が前記基準電圧未満の電圧に結合される、請求項11に記載の方法。
  19. 前記第1および第2のインバータがディセーブルであるとき、前記第3および第5のトランジスタの前記制御端子が電源電圧未満のMOSトランジスタ閾値電圧に結合される、請求項11に記載の方法。
  20. 第1の電圧および第2の電圧を受け取り、差動信号を作り出すための手段と、
    直列に構成される第1の対のトランジスタを備え、前記第1の対のトランジスタの制御端子間に構成される第1のコンデンサを有する第1のロジック回路であって、第1のインバータのバイアス端子が前記差動信号の第1の成分を受け取る、第1のロジック回路と、
    直列に構成される第2の対のトランジスタを備え、前記第2の対のトランジスタの制御端子間に構成される第2のコンデンサを有する第2のロジック回路であって、第2のインバータのバイアス端子が前記差動信号の第2の成分を受け取る、第2のロジック回路と
    を備え、
    前記第1のロジック回路の出力が前記第2のロジック回路の入力に結合され、前記第2のロジック回路の出力が前記第1のロジック回路の入力に結合されて双安定な出力を作り出す、回路。
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