CN111371437A - 锁存比较器电路及方法 - Google Patents

Abstract

锁存比较器包括预放大器电路和锁存器电路。预放大器电路对差分输入信号对执行放大，并产生经预放大的差分信号对。锁存器电路接收经预放大的差分信号对，比较经预放大的差分信号对，以及产生经锁存的比较信号对。锁存器电路包括锁存器和开关电路。锁存器的第一和第二输入端接收经预放大的差分信号对。开关电路包括耦接在锁存器的第一和第二输入端中的一个的开关。开关接收经锁存的比较信号对中的一者以作为控制信号，以及响应于经锁存的比较信号对中的该者而切换。

Description

锁存比较器电路及方法

技术领域

本发明涉及锁存比较器。具体地，本发明涉及减少回踢噪声的锁存比较器。

背景技术

比较器用于模拟电路以及模拟-数字转换器(Analog-to-Digital converter)电路。图1示出了锁存比较器100，其包括预放大器102以及锁存器104。预放大器102接收差分输入信号in_p、in_m，并产生预放大差分信号。预放大差分信号被提供给锁存器104。锁存器104比较预放大信号，并产生经锁存的差分信号out_p、out_m。锁存器104还在其使能端接收锁存信号。锁存信号将锁存器104配置为运行于重置模式或锁存模式。在重置模式，输出信号out_p和out_m被重置；在锁存模式，锁存器104运行为正常的锁存电路。

关于锁存比较器100的主要关注点是回踢效应，其中锁存器104的运行影响预放大器102的运行，从而预放大器102的输出可能被影响，这将可能导致锁存器104将不正确的值进行锁存。

因此，有必要提供一种应对回踢效应的锁存比较器。

发明内容

本发明内容被提供以介绍以下具体实施方式部分详述的概念中经选择的简化部分。本发明内容并不意欲确定权利要求中内容的关键或必要特征，亦不意欲使其限制权利要求的范围。

根据一种实施方式，提供一种锁存比较器，其包括：

预放大器电路，接收差分输入信号(in_p，in_m)，以及产生经预放大的差分信号(x0，y0)；

连接到预放大器电路的锁存器电路，其接收经预放大的差分信号；锁存器电路比较经预放大的差分信号对，以及产生一对经锁存的比较信号(out_p，out_m)；其中锁存器电路包括：

锁存器，具有连接到预放大器电路以接收经预放大的差分信号的第一输入端和第二输入端；以及

开关电路，包括耦接在锁存器的第一输入端和第二输入端之一以及预放大器电路之间的开关，其中开关接收经锁存的比较信号对中的一者作为控制信号，以及响应于所接收的经锁存的比较信号中的该者而切换。

示例地，锁存器电路进一步包括耦接在预放大器电路和开关电路之间的输入电路，输入电路包括第一和第二PMOS晶体管(P41)，第一PMOS晶体管具有连接到预放大器电路以接收经预放大的差分信号对中的第一个的栅极端，第二PMOS晶体管具有连接到预放大器电路以接收经预放大的差分信号对中的第二个的栅极端。

示例地，锁存器电路进一步包括连接到输入电路的设置电路，设置电路接收锁存信号，以及响应于锁存信号而设置输入电路的输出。

示例地，锁存器包括：

第一和第二NMOS晶体管(N41)，其中：

第一和第二NMOS晶体管的源极连接到开关电路，

第一NMOS晶体管的栅极连接到第二NMOS晶体管的源极，

第二NMOS晶体管的栅极连接到第一NMOS晶体管的源极，

第一和第二NMOS晶体管的漏极连接到地，以及

第一和第二NMOS晶体管的源极提供经锁存的比较信号对。

示例地，开关电路耦接在第一和第二NMOS晶体管的源极与预放大器电路之间，开关电路接收第一和第二NMOS晶体管提供的经锁存的比较信号。

示例地，开关电路进一步包括另一开关，另一开关耦接在第一NMOS晶体管的源极和预放大器电路之间，其中另一开关接收第二NMOS晶体管提供的经锁存的比较信号，以作为控制信号。

示例地，开关和另一开关为PMOS晶体管(P42)，其各具有被连接以接收经锁存的比较信号的栅极、连接到锁存器的第一和第二输入端的漏极、以及连接到预放大器电路的源极。

示例地，锁存器电路进一步包括重置电路，重置电路连接到锁存器，重置电路接收锁存信号，以及响应于锁存信号而重置锁存器的输出。

示例地，锁存器电路进一步包括输出电路，输出电路连接到锁存器，输出电路接收锁存器的输出，以及产生经锁存的比较信号对。

示例地，开关响应于当锁存器的输出被重置时所接收的由输出电路产生的经锁存的比较信号对中的一个而闭合。

示例地，锁存器电路进一步包括导通电路，导通电路耦接于开关电路与预放大器电路之间，其中导通电路接收锁存信号，以及

在锁存器电路的由锁存信号所指示的锁存阶段，导通电路闭合；以及

在锁存器电路的由锁存信号所指示的重置阶段，导通电路打开。

示例地，导通电路包括：

PMOS晶体管(P43)，具有被连接以接收经预放大的差分信号对中的一者的源极、连接到开关电路的漏极、以及接收锁存信号的反相信号的栅极；以及

NMOS晶体管(N42)，具有接收锁存信号的反相信号的栅极、以及分别与锁存器的第一和第二输入端相耦接的源极和漏极。

在另一实施方式中，提供一种锁存比较差分输入信号对in_p和in_m的方法，其包括：

预放大差分输入信号对in_p和in_m以产生经预放大的差分信号对x0和y0；

由锁存器比较经预放大的差分信号对x0和y0，以产生经锁存的比较信号对；以及

由开关电路的开关接收经锁存的比较信号对中的一者，以及响应于经锁存的比较信号对中的该者而切换开关。

示例地，该方法进一步包括：

由输入电路接收经预放大的差分信号对x0和y0；

由连接到输入电路的输出端的设置电路接收锁存信号；以及

在由锁存信号指示的重置模式下，由设置电路将输入电路的输出端处的输出置位。

示例地，锁存器执行：

在第一NMOS晶体管的源极接收经预放大的差分信号对中的第一者；

在第二NMOS晶体管的源极接收经过开关电路的经预放大的差分信号对中的第二者；

将第一NMOS晶体管的栅极连接到第二NMOS晶体管的源极，以及将第二NMOS晶体管的栅极连接到第一NMOS晶体管的源极；以及

将经锁存的比较信号对提供给第一和第二NMOS晶体管的源极。

示例地，接收经锁存的比较信号对中的一者的开关执行：

将开关连接在预放大器电路和第二NMOS晶体管的源极之间；以及

将第一NMOS晶体管的源极的经锁存的比较信号提供给开关以作为控制信号。

示例地，该方法进一步包括：

将开关电路的另一开关耦接在预放大器电路和第一NMOS晶体管的源极之间；以及

将第二NMOS晶体管的源极的经锁存的比较信号提供给另一开关以作为控制信号。

示例地，该方法进一步包括：

响应于锁存信号指示重置模式，由连接到锁存器的重置电路将锁存器的输出重置。

示例地，该方法进一步包括：

由输出电路接收锁存器的输出；以及

输出电路使用锁存器的输出产生经锁存的比较信号对。

示例地，该方法进一步包括：

响应于锁存信号指示锁存模式，由导通电路将经预放大的差分信号对x0和y0锁存在锁存器中；以及

响应于锁存信号指示重置模式，由导通电路切换将经预放大的差分信号对x0和y0向锁存器的提供。

附图说明

为使本发明前述内容可以更具体的方式得以理解，本发明的进一步详细的描述可以参考实施方式而得到，其中部分由所附的图例而展示。所附图例仅展示本发明的典型实施方式，且因本发明可以具有其他相同地有效实施方式，所附图例不应理解为限制本发明的范围。附图是为便于理解而非测量本发明而绘制。对于本领域的技术人员而言，在阅读了本描述并结合所附图例，所要求的发明主题的益处将易于理解。在附图中，相似的标记数字被用来指示相似的元件，以及：

图1是一种锁存比较器的示意图；

图2是根据本发明一种实施方式的锁存比较器的示意图；

图3是图2中的锁存比较器的电路示意图；

图4是图2、图3中的锁存比较器的信号的波形示意图；以及

图5是一种既有锁存比较器的信号的波形示意图。

具体实施方式

现在参考图2，其示出的是根据本发明一种示例的实施方式的锁存比较器200。锁存比较器200包括预放大器电路202和锁存器电路204。与图1中的锁存比较器100的预放大器102类似，该预放大器电路202具有第一输入端和第二输入端，其接收差分输入信号in_p和in_m。预放大器电路202将差分输入信号in_p、in_m放大，并产生经预放大的差分信号。锁存器电路204连接到预放大器电路202，并接收经预放大的差分信号。锁存器电路204比较经预放大的差分信号，并产生一对经锁存的比较信号out_p、out_m，以作为锁存比较器200的输出。锁存器电路204还接收锁存信号。锁存信号将锁存器电路204配置为运行于重置模式或锁存模式。在重置模式中，锁存比较器200的输出out_p、out_m被重置。

锁存器电路204包括输入电路206、锁存器208、输出电路210、开关电路212、重置电路214、导通电路216、以及设置电路218。

输入电路206连接到预放大器电路202以接收经预放大的差分信号。输入电路206对经预放大的差分信号对进行电平移位(或放大)，并产生经电平移位的信号对。经电平移位的信号对被经过导通电路216和开关电路212而提供给锁存器208。

锁存器208具有第一、第二输入端，其接收经电平移位的信号对。锁存器208使用该经电平移位的信号对而产生一对经锁存的比较信号。输出电路210连接到锁存器208以接收该对经锁存的比较信号，并将经锁存的比较信号作为锁存比较器200的输出out_p、out_m而提供。优选地，输出电路210对锁存器208的输出进行放大和延迟，随后提供为经锁存的比较信号out_p、out_m。

开关电路212耦接于输入电路206和锁存器208之间，并且也连接到输出电路210。开关电路212接收经锁存的比较信号out_p、out_m以作为控制信号(用于将开关打开和闭合)。响应于经锁存的比较信号out_p、out_m，开关电路212中的开关闭合或打开，以接通或切断输入电路206与锁存器208之间的连接。图2中示出了开关电路212包括了分别连接到锁存器208的输入端的两个开关。然而，在其他实施方式中，开关电路212可以包括连接到锁存器208的一个输入端的一个开关。由于锁存比较器200接收差分输入信号(即差分信号对)，在开关电路212中的开关实施为晶体管的应用中，晶体管接收经锁存的比较信号作为栅极控制信号，在开关电路212中的分别连接到锁存器208的输入端的两个开关晶体管保证了至少一个开关晶体管是断开的，以防止电压传导进入预放大器电路202。

重置电路214连接到锁存器208的输出端。重置电路214也接收锁存信号，并响应于锁存信号而在重置模式中将锁存器208的输出重置。

导通电路216连接在输入电路206和开关电路212之间。导通电路216接收锁存信号，锁存信号表示锁存模式或重置模式。在锁存模式中，导通电路216允许经电平移位的差分信号被提供给锁存器208；在重置模式中，导通电路216切断经电平移位的差分信号以不被传输到锁存器208。

设置电路218连接到输入电路206。设置电路218接收锁存信号，并响应于锁存信号而在重置模式中将输入电路206的输出置位。

图3示出了图2的锁存比较器200的电路图。预放大器电路202包括PMOS偏置晶体管P20、一对PMOS晶体管P21、以及一对NMOS晶体管N21。偏置晶体管P20具有接收偏置信号的栅极端、连接到供电电压的源极端、以及提供偏置电流的漏极端。PMOS晶体管P21各具有接收输入信号对in_p、in_m中的一个的栅极端、连接到偏置晶体管P20的漏极端以接收偏置电流的源极端、以及连接到NMOS晶体管对N21中的一个的漏极端。PMOS晶体管对P21的漏极端提供该对经预放大的差分信号。

NMOS晶体管N21的每个具有连接到其源极端以及PMOS晶体管对P21中相应一个的漏极端的栅极端。NMOS晶体管N21的漏极端接地。从而，NMOS晶体管N21连接为对地的二极管。

输入电路206包括一对PMOS晶体管P41。每个PMOS晶体管P41具有连接到PMOS晶体管对P21的对应一个的漏极端的栅极端，以接收经预放大的差分信号中的一个。PMOS晶体管P41中的每个还具有连接到供电电压的源极端、以及向导通电路216提供经电平移位的信号x1、y1中的一个的漏极端。

锁存器208包括一对交互连接的NMOS晶体管N41。NMOS晶体管对N41的源极端作用为锁存器208的输入端，其自输入电路206接收经电平移位的差分信号。NMOS晶体管对N41中的一个的栅极端连接到NMOS晶体管对N41中的另一个的源极端。由锁存器208所产生的经锁存的比较信号在NMOS晶体管对N41的源极端上被提供。NMOS晶体管对N41的漏极端接地。

锁存器208的NMOS晶体管对N41的每一个连接到输出电路210的相应一部分。由于这些相应部分是相同的，在此仅描述其中一个部分。每个部分包括第一反相器302和第二反相器304。第一反相器302连接到锁存器208以接收经锁存的比较信号(差分对中的一个信号)。在所示的实施方式中，第一反相器302包括三个串联连接的晶体管，其在栅极端接收经锁存的比较信号。第四晶体管连接到三个串联连接的晶体管之间的一对节点上。第二反相器304连接到第一反相器302(经过其中一个节点和第四晶体管的栅极)。第二反相器304在其输出端提供锁存比较器200的输出信号out_p或out_m。第一、第二反相器302和304延迟并放大经锁存的比较信号。

开关电路212包括一对PMOS晶体管P42，各具有连接到导通电路216的源极端、连接到锁存器208(即晶体管N41的源极端)的漏极端、以及连接到输出电路210的第二反相器304的输出以接收输出信号(out_p或out_m)作为控制信号的栅极端。PMOS晶体管对P42从而运行为导通以在输入电路206的输出端(即PMOS晶体管P41的漏极端)和锁存器208的输出端(即NMOS晶体管N41的源极端)之间引起均等电压、或者运行为截止以引起不均等电压水平。

导通电路216包括一对PMOS晶体管P43和一个NMOS晶体管N42。PMOS晶体管对P43的栅极端连接到反相器306，反相器306接收锁存信号，以及产生锁存信号的反相信号。PMOS晶体管对P43的源极端连接到输入电路206，PMOS晶体管对的漏极端连接到开关电路212的PMOS晶体管对P42的源极端。NMOS晶体管N42的栅极端也自反相器306接收锁存信号的反相信号。NMOS晶体管N42的源极端和漏极端连接到PMOS晶体管P43的漏极端上。

在重置模式下，锁存信号为低(即逻辑低状态)，导通电路216中的PMOS晶体管对P43的栅极端自反相器306接收锁存信号的反相信号，从而PMOS晶体管对P43截止，阻止输入电路206的输出被提供给锁存器208。然而，由于反相的锁存信号为高且被提供给NMOS晶体管N42的栅极端，NMOS晶体管N42为导通，从而锁存器208的输出端上的电压水平保持为相等。

另一方面，在锁存模式下，锁存信号为高，反相的锁存信号为低，从而PMOS晶体管P43导通，其允许输入电路206所产生的经电平移位的差分信号x1、y1提供给锁存器208。

重置电路214包括一对NMOS晶体管N43，其每个具有连接到反相器306以接收反相的锁存信号的栅极端，每个的源极端连接到锁存器208的输出端即NMOS晶体管N41的源极端，以及每个的漏极端接地。

在重置模式下，锁存信号为低，反相器306产生的反相的锁存信号为高，并被提供给NMOS晶体管N43，导致NMOS晶体管N43导通以将锁存器208的输出端上的电压(即NMOS晶体管N41的源极端的电压)拉至地，从而锁存比较器200的输出信号out_p、out_m被重置(置为零)。输出信号out_p、out_m被反馈回到开关电路212，即晶体管P42的栅极。

设置电路218包括一对PMOS晶体管P44，其连接到输入电路206的输出端。对每个PMOS晶体管P44，其栅极端接收锁存信号，其源极端连接到供电电压，其漏极端连接到输入电路206的PMOS晶体管P41的漏极端。

在重置模式下，锁存信号为低，PMOS晶体管P44导通，将输入电路206的输出推高。然而，由于导通电路216在重置模式下是断开的，来自输入电路206的高态输出不会影响锁存器208的输出。在锁存模式下，PMOS晶体管P44截止，从而输入电路206正常运行，并将其输出提供给锁存器208。

图2、图3所示的锁存比较器200的运行将参照图4所示的信号波形予以阐述。作为比较，图5示出了不包括图2、图3中所示的开关电路212的锁存比较器中的信号。图4和图5中的信号解释为：

锁存：锁存信号；

x0、y0：预放大器电路的输出端上的信号；

x1、y1：输入电路的输出端上的信号；

x2、y2：导通电路的输出端上的信号。

参考图5，在第一重置模式中，在时间t51之前，设置电路218将输入电路206的输出端上的信号x1、y1推高。由于重置电路214将锁存器208的输出信号推低至地，以及如前所述地图5所示的是不包括开关电路212的锁存比较器中的信号，导通电路216的输出端上的信号为低。

在时间t51和t52之间的第一锁存模式中，差分对输入信号in_p和in_m由预放大器电路202输出为x0、y0，以及由输入电路206输出为信号x1、y1。由于导通电路216在锁存模式下为导通，并且由于图5示出的是不包括开关电路212的锁存比较器中的信号，信号x1、y1由导通电路216输出为x2、y2。

例如，如果由预放大器电路206提供给左侧的PMOS晶体管P41的经预放大的输入信号x0低于提供给右侧的PMOS晶体管P41的信号y0(作为差分信号提供，二者中一高一低)，则左侧的PMOS晶体管P41将比右侧的PMOS晶体管P41具有更高的导通水平，导致流经锁存器208的左侧NMOS晶体管N41的源极的电流高于流经右侧NMOS晶体管N41的源极的电流。更高的电流使得左侧NMOS晶体管N41的源极端的电压上升得更快，从而接收该快速上升的电压作为栅极控制信号的右侧NMOS晶体管N41更快地进入导通，并呈现较低的电阻，这将把右侧NMOS晶体管N41的源极端上的电压拉得更低。最终，锁存器208在左侧输出电压VDD(即供电电压)，而在右侧输出地电压。输入电路206的右侧输出端上的信号y1的电压略高于地电压和信号y2的电压，这是由于导通电路216中的导通的PMOS晶体管P43的导通压降。

在时间t52，进入重置模式，锁存信号由高转低。如前所述地，设置电路218的PMOS晶体管P44转为导通，其将输入电路206的输出端上的信号x1、y1的电压拉高。对于输入电路206的右侧PMOS晶体管P41而言，其漏极上的电压从略高于地电压的水平上升到供电电压VDD左右的水平。由于右侧的PMOS晶体管P41具有固有的栅-漏电容Cgd，在其栅极上的信号y0的电压、亦即预放大器电路202的右侧输出端上的信号的电压，将出现纹波，如图5所示地，在时间t52之后信号y0的电压出现增长。如果差分输入信号对的差别较小，该纹波可能相比于该差别而言相对较大，从而导到锁存比较器200无法识别该差别、并不正确地运行。另一方面，由于电容Cgd，预放大器电路202的经预放大的差分信号y0需要一段时间方能恢复。如果该恢复所需的时间较长，以致在下一高电平锁存信号来临时该恢复过程仍未结束，则锁存器电路204将因为经预放大差分输入信号x0、y0受纹波影响而不正确地运行。

参考图4，在本发明中，锁存比较器200包括开关电路212，锁存比较器200在第一重置模式下、时间t41之前的运行与图5中的类似。在该第一重置模式中，开关电路212的开关晶体管P42响应于所接收的来自输出电路210的低位经锁存比较信号而导通。

在随后的时间t41至时间t42之间的第一锁存模式中，由锁存器208的左侧NMOS晶体管N41所提供的经锁存的比较信号out_p转为高，而由右侧的NMOS晶体管N41所提供的经锁存的比较信号out_m转为低。作为响应，接收高位经锁存比较信号out_p的开关电路212中的右侧PMOS晶体管P42截止。该截止的右侧PMOS晶体管P42使锁存器208中的右侧NMOS晶体管N41的源极上的信号电压保持为低，而输入电路206的右侧输出端上的信号y1的电压逐渐转为高，这是因为在栅极控制信号y0的控制下，右侧PMOS晶体管P41具有一定程度的导通。在另一侧，由左侧开关晶体管P42接收的低位经锁存比较信号将左侧开关晶体管P42导通，从而对于左侧分支的运行没有影响。由图4可见，在时间t41后不久、在时间t42之前，信号x1、y1均走高。同时，信号x2转为高，而信号y2转为低(至地电位)。

在时间t42之后，在时间t42和时间t43之间的第二重置模式中，设置电路218的PMOS晶体管P44变为导通，以将信号x1、y1置为高。然而，如前所述地，由于输入电路206的右侧输出端上的信号电压已经为高，将不会出现电压变化。从而，在第二重置模式中，在预放大器电路202的输出端上将不会出现电压纹波。

由图4可见，在每个锁存模式的开关处，在信号y0上出现细小的纹波，例如在时间t41、t43等。这是由于增长的输出信号out_p将开关电路212中的右侧PMOS晶体管P42截止，而信号y1正在下降至地。响应于右侧PMOS晶体管P42截止，信号y1从下降转向，并开始增长为高电平，如信号波形中时间t41左右时的信号y1所示。右侧PMOS晶体管P41的漏极上的信号y1的变化，如图5中所述的那样，导致经预放大的差分信号y0的纹波。然而，上述的信号y1的变化较为温和，这是因为在右侧PMOS晶体管P42截止的时候，信号y1自身正处在下降过程中，且未达到地电平，这意味着信号y1的变化相当小，并不足以导致信号y0上的较大的纹波。并且，经预放大的差分信号y0在下一周期的比较中都不会被使用，这便利信号y0几乎有相当于锁存信号的整个周期的时间来从较小的纹波中恢复。

输出电路210向锁存器208所产生的输出信号中引入延迟，从而开关晶体管P42在锁存器208中的经锁存比较信号具有正确的逻辑状态之后被切换。该引入的延迟避免了晶体管P42在锁存器208的正常运行结束之前即被切换。

所述的各实施方式中，示例地，信号x0低于信号y0。在其他应用中，信号x0可以高于信号y0。开关电路212包括一对开关晶体管P42以覆盖差分输入信号in_p、in_m彼此之间的高低关系。尽管前述实施方式中描述的锁存比较器200具有对称结构，在其他实施方式中，当锁存比较器200接收单一信号(相对于差分信号而言)时，锁存比较器可以包括前述对称结构中仅左侧或仅右侧的一半。

在此参考了特定的所示的例子对于各种示例的实施方式进行了描述。所述示例的例子被选择为辅助本领域的技术人员来形成对于各实施方式的清晰理解并得实施。然而，可以构建为包括一个或多个实施方式的系统、结构和器件的范围，以及根据一个或多个实施方式实施的方法的范围，并不为所展示的示例性例子所限制。相反地，所属技术领域的技术人员基于本说明书可以理解：可以根据各实施方式来实施出很多其他的配置、结构和方法。

应当理解的是，就于本发明在前描述中所使用的各种位置指示来说，例如顶、底、上、下，彼等指示仅是参考了相应的附图而给出，并且当器件的朝向在制造或工作中发生变化时，可以代替地具有其他位置关系。如上所述，那些位置关系只是为清楚起见而描述，并非限制。

本说明的前述描述是参考特定的实施方式和特定的附图，但本发明不应当限制于此，而应当由权利要求书所给出。所描述的各附图都是示例性的而非限制性的。在附图中，为示例的目的，各元件的尺寸可能被放大，且可能没有绘制为特定的比例尺。本说明也应当包括各元件、工作方式在容限和属性上的不连续的变换。还应当包括本发明的各种弱化实施。

本说明及权利要求书中所使用的词汇“包括”并不排除其他元件或步骤。除非特别指出，在使用单数形式如“一”、“一个”指代确定或不确定的元件时，应当包括该元件的复数。从而，词汇“包括”不应当被理解为限于在其后所列出的条目，不应当理解为不包括其他元件或步骤；描述“器件包括项目A和B”的范围不应当限制为只包括元件A和B的器件。该描述表示，就于本说明而言，只有器件的元件A和B是相关的。“连接”、“耦接”、“耦合”均表示在相耦接或相连接的元件之间存在电学的联系，且不意味着其间没有中间元件。在描述晶体管及其连接时，词语栅、漏、和源与栅极、漏极、源极以及栅极端、漏极端、源极端是可互换的。

对于所属领域的技术人员而言，在不背离本发明的权利要求的范畴内可以作出多种具体变化。

Claims (10)

1.一种锁存比较器，其特征在于，包括：

预放大器电路，接收差分输入信号(in_p，in_m)，以及产生经预放大的差分信号(x0，y0)；

连接到预放大器电路的锁存器电路，其接收经预放大的差分信号；锁存器电路比较经预放大的差分信号对，以及产生一对经锁存的比较信号(out_p，out_m)；其中锁存器电路包括：

锁存器，具有连接到预放大器电路以接收经预放大的差分信号的第一输入端和第二输入端；以及

开关电路，包括耦接在锁存器的第一输入端和第二输入端之一以及预放大器电路之间的开关，其中开关接收经锁存的比较信号对中的一者作为控制信号，以及响应于所接收的经锁存的比较信号中的该者而切换。

2.根据权利要求1所述的锁存比较器，其特征在于：锁存器电路进一步包括耦接在预放大器电路和开关电路之间的输入电路，输入电路包括第一和第二PMOS晶体管(P41)，第一PMOS晶体管具有连接到预放大器电路以接收经预放大的差分信号对中的第一个的栅极端，第二PMOS晶体管具有连接到预放大器电路以接收经预放大的差分信号对中的第二个的栅极端。

3.根据权利要求2所述的锁存比较器，其特征在于：锁存器电路进一步包括连接到输入电路的设置电路，设置电路接收锁存信号，以及响应于锁存信号而设置输入电路的输出。

4.根据权利要求1所述的锁存比较器，其特征在于，锁存器包括：

第一和第二NMOS晶体管(N41)，其中：

第一和第二NMOS晶体管的源极连接到开关电路，

第一NMOS晶体管的栅极连接到第二NMOS晶体管的源极，

第二NMOS晶体管的栅极连接到第一NMOS晶体管的源极，

第一和第二NMOS晶体管的漏极连接到地，以及

第一和第二NMOS晶体管的源极提供经锁存的比较信号对。

5.根据权利要求4所述的锁存比较器，其特征在于：开关电路耦接在第一和第二NMOS晶体管的源极与预放大器电路之间，开关电路接收第一和第二NMOS晶体管提供的经锁存的比较信号。

6.根据权利要求1所述的锁存比较器，其特征在于：锁存器电路进一步包括重置电路，重置电路连接到锁存器，重置电路接收锁存信号，以及响应于锁存信号而重置锁存器的输出。

7.根据权利要求1所述的锁存比较器，其特征在于：锁存器电路进一步包括输出电路，输出电路连接到锁存器，输出电路接收锁存器的输出，以及产生经锁存的比较信号对。

8.一种锁存比较差分输入信号对in_p和in_m的方法，其特征在于，包括：

预放大差分输入信号对in_p和in_m以产生经预放大的差分信号对x0和y0；

由锁存器比较经预放大的差分信号对x0和y0，以产生经锁存的比较信号对；以及

由开关电路的开关接收经锁存的比较信号对中的一者，以及响应于经锁存的比较信号对中的该者而切换开关。

9.根据权利要求8所述的方法，其特征在于，锁存器执行：

在第一NMOS晶体管的源极接收经预放大的差分信号对中的第一者；

在第二NMOS晶体管的源极接收经过开关电路的经预放大的差分信号对中的第二者；

将第一NMOS晶体管的栅极连接到第二NMOS晶体管的源极，以及将第二NMOS晶体管的栅极连接到第一NMOS晶体管的源极；以及

将经锁存的比较信号对提供给第一和第二NMOS晶体管的源极。

10.根据权利要求9所述的方法，其特征在于，接收经锁存的比较信号对中的一者的开关执行：

将开关连接在预放大器电路和第二NMOS晶体管的源极之间；以及

将第一NMOS晶体管的源极的经锁存的比较信号提供给开关以作为控制信号。

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