KR20160079032A

KR20160079032A - 래치 비교기 회로들 및 방법들

Info

Publication number: KR20160079032A
Application number: KR1020167014013A
Authority: KR
Inventors: 오미드 라재; 디네쉬 제이. 알라디
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-10-29
Filing date: 2014-10-29
Publication date: 2016-07-05
Also published as: US9197198B2; EP3063870A1; JP2016535487A; US20150116020A1; CN105684310A; WO2015066142A1

Abstract

본 개시는 신호를 래칭하기 위한 회로들 및 방법들을 포함한다. 일 실시예에서, 2개의 인버터들은 신호를 래칭하도록 백투백(back to back)으로 구성된다. 각각의 인버터는 인버터 트랜지스터들의 제어 단자들 간에 구성된 커패시터를 포함한다. 일 실시예에서, 회로는 비교기의 부분이다. 제 1 및 제 2 전압들은 차동 트랜지스터들의 제어 단자들 상에서 수신되고, 차동 출력 신호는 2개의 백투백 인버터들에 커플링된다. 일 실시예에서, 회로는 디스에이블되고, 인버터의 트랜지스터의 제어 단자 상의 전압은 회로의 속도를 증가시키도록 전원과 같은 기준 미만으로 세팅된다.

Description

래치 비교기 회로들 및 방법들{LATCH COMPARATOR CIRCUITS AND METHODS}

관련 출원들에 대한 상호참조

[0001] 본 출원은 2013년 10월 29일 출원된 미국 정식 출원 번호 제14/065,854호를 우선권으로 주장하며, 상기 출원의 내용물은 그 전체가 모든 목적을 위해 본원에 인용에 의해 포함된다.

[0002] 본 개시는 전자 시스템들 및 방법들에 관한 것으로서, 특히 래칭 회로들 및 방법들에 관한 것이다.

[0003] 래치는 통상적으로 2개의 안정 상태들을 갖는 회로이며 정보를 캡처하고 저장하는데 이용될 수 있다. 래칭 정보는 다양한 방식들로 구현될 수 있다. 하나의 예시적인 래칭 회로는 디지털 신호들을 수신하는 로직 회로이고 쌍안정 출력을 갖도록 구성되며, 여기서 출력들은 2개의 안정 상태들 중 하나로 분해된다. 흔히 래치들로서 이용되는 예시적인 로직 회로들은 인버터들, SR 래치들, JK 래치들 및 D 래치들(때때로 "플립 플롭들"로서 지칭됨)을 포함한다.

[0004] 비교기 회로들은 때때로 비교 동작의 결과를 캡처하기 위해 래치 회로들을 이용한다. 비교기의 성능은 비교 회로 뒤에 있는 래치 회로의 성능에 상당히 의존적일 수 있다. 예를 들어, 고속 아날로그-투-디지털 변환기들("ADC들")(예를 들어, SAR, 플래시 ADC들)에서, ADC의 전체 변환 시간은 비교기의 속도에 의존할 수 있으며, 이는 최종 출력으로 분해하는 래치의 능력에 의존한다. 래치의 레이턴시는 결국 공급 전압 변동들에 의존할 수 있다. 예를 들어, 낮은 공급 전압들에서, 상보적 래치의 레이턴시는, 예를 들어, 낮은 공급 전압들에서 바이어스 전류의 감소로 인해 증가한다. 래치들은 또한 동작 동안 공급 전압의 변동들에 대해 안정되어야 한다. 따라서, 공급 전압들이 감소할 때, 공급 전압의 변동들에 대해 잘 수행하는 래칭 기능을 수행하기 위한 더 빠른 회로들에 대한 요구가 있다.

[0005] 본 개시는 래칭 회로들 및 방법들을 포함한다. 일 실시예에서 본 개시는 회로를 포함하며, 이 회로는 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 1 트랜지스터; 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 2 트랜지스터 ― 제 1 트랜지스터의 제 1 단자는 제 2 트랜지스터의 제 1 단자에 커플링됨 ― ; 제 1 인버터 및 제 2 인버터를 포함하고, 제 1 인버터의 출력은 제 2 인버터의 입력에 커플링되고, 제 2 인버터의 출력은 제 1 인버터의 입력에 커플링되고, 제 1 인버터의 바이어스 단자는 제 1 트랜지스터의 제 2 단자에 커플링되고, 제 2 인버터의 바이어스 단자는 제 2 트랜지스터의 제 2 단자에 커플링된다. 제 1 인버터는 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 3 트랜지스터; 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 4 트랜지스터; 및 제 3 트랜지스터의 제어 단자와 제 4 트랜지스터의 제어 단자 간에 커플링되는 제 1 커패시터를 포함한다. 제 2 인버터는, 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 5 트랜지스터; 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 6 트랜지스터; 및 제 5 트랜지스터의 제어 단자와 제 6 트랜지스터의 제어 단자 간에 커플링되는 제 2 커패시터를 포함한다.

[0006] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 트랜지스터의 제어 단자 상의 전압은 제 4 트랜지스터의 제어 단자 상의 전압 미만이고 제 5 트랜지스터의 제어 단자 상의 전압은 제 6 트랜지스터의 제어 단자 상의 전압 미만이다.

[0007] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터 및 제 6 트랜지스터의 제 1 및 제 2 단자들 및 제 4 트랜지스터 및 제 6 트랜지스터의 제어 단자들은 기준 전압에 커플링되고, 제 3 트랜지스터 및 제 5 트랜지스터의 제어 단자들은 기준 전압 미만의 전압에 커플링된다.

[0008] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 및 제 5 트랜지스터들의 제어 단자들은 공급 전압 미만의 MOS 트랜지스터 임계 전압에 커플링된다.

[0009] 일 실시예에서, 회로는 제 3 트랜지스터의 제어 단자 및 제 5 트랜지스터의 제어 단자에 커플링되는 프리차지 회로(precharge circuit)를 더 포함한다.

[0010] 일 실시예에서, 프리차지 회로는 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 제 2 단자를 갖는 제 7 트랜지스터 및 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 8 트랜지스터를 포함한다.

[0011] 일 실시예에서, 제 7 트랜지스터의 제 2 단자 및 제 8 트랜지스터의 제 2 단자는 기준 생성기(reference generator)에 커플링된다.

[0012] 일 실시예에서, 기준 생성기는 제 7 트랜지스터의 제 2 단자 및 제 8 트랜지스터의 제 2 단자에 커플링되는 제어 단자를 갖는 제 9 트랜지스터를 포함하고, 제 9 트랜지스터는 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 더 포함한다.

[0013] 일 실시예에서, 프리차지 회로는 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 기준 생성기에 커플링되는 제 2 단자를 갖는 제 1 레지스터, 및 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 기준 생성기에 커플링되는 제 2 단자를 갖는 제 2 레지스터를 포함한다.

[0014] 일 실시예에서, 기준 생성기는 제 1 레지스터의 제 2 단자 및 제 2 레지스터의 제 2 단자에 커플링되는 제어 단자를 갖는 제 9 트랜지스터를 포함하고, 제 9 트랜지스터는 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 더 포함한다.

[0015] 다른 실시예에서, 아래에서 설명되는 기술들은 방법을 포함한다. 일 실시예에서, 방법은 제 1 트랜지스터의 제어 단자 상에서 제 1 입력 전압을 수신하는 단계 ― 제 1 트랜지스터는 제 1 단자 및 제 2 단자를 가짐 ― ; 제 2 트랜지스터의 제어 단자 상에서 제 2 입력 전압을 수신하는 단계 ― 제 2 트랜지스터는 제 1 단자 및 제 2 단자를 갖고, 제 2 트랜지스터의 제 1 단자는 제 1 트랜지스터의 제 1 단자에 커플링되고 제 1 기준 전압에 선택적으로 커플링됨 ― ; 제 1 트랜지스터의 제 2 단자로부터의 차동 신호의 제 1 컴포넌트를 제 1 인버터의 바이어스 단자에 커플링하는 단계; 제 2 트랜지스터의 제 2 단자로부터의 차동 신호의 제 2 컴포넌트를 제 2 인버터의 바이어스 단자에 커플링하는 단계 ― 제 1 인버터의 출력은 제 2 인버터의 입력에 커플링되고, 제 2 인버터의 출력은 제 1 인버터의 입력에 커플링됨 ― ; 제 2 인버터의 출력으로부터의 출력 신호를 제 1 인버터의 입력에서 제 1 커패시터의 제 1 단자 및 제 4 트랜지스터의 제어 단자에 커플링하고 제 1 커패시터를 통해 출력 신호를 제 3 트랜지스터의 제어 단자에 커플링하는 단계; 및 제 1 인버터의 출력으로부터의 출력 신호를 제 2 인버터의 입력에서 제 2 커패시터의 제 1 단자 및 제 6 트랜지스터의 제어 단자에 커플링하고 제 2 커패시터를 통해 출력 신호를 제 5 트랜지스터의 제어 단자에 커플링하는 단계를 포함한다.

[0016] 일 실시예에서, 방법은 제 3 트랜지스터의 제어 단자 및 제 5 트랜지스터의 제어 단자를 프리차징하는 단계를 더 포함한다.

[0017] 일 실시예에서, 프리차징하는 단계는 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 7 트랜지스터 및 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 8 트랜지스터를 통해 제 2 기준 전압을 선택적으로 커플링하는 단계를 포함한다.

[0018] 일 실시예에서, 방법은 제 3 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 갖는 제 9 트랜지스터에서 제 2 기준 전압을 생성하는 단계를 더 포함한다.

[0019] 일 실시예에서, 프리차징하는 단계는 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 1 레지스터 및 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 2 레지스터를 통해 제 2 기준 전압을 커플링하는 단계를 포함한다.

[0020] 일 실시예에서, 방법은 제 3 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 갖는 제 9 트랜지스터에서 제 2 기준 전압을 생성하는 단계를 더 포함한다.

[0021] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 트랜지스터의 제어 단자 상의 전압은 제 4 트랜지스터의 제어 단자 상의 전압 미만이고 제 5 트랜지스터의 제어 단자 상의 전압은 제 6 트랜지스터의 제어 단자 상의 전압 미만이다.

[0022] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터 및 제 6 트랜지스터의 제 1 및 제 2 단자들 및 제 4 트랜지스터 및 제 6 트랜지스터의 제어 단자들은 기준 전압에 커플링되고, 제 3 트랜지스터 및 제 5 트랜지스터의 제어 단자들은 기준 전압 미만의 전압에 커플링된다.

[0023] 일 실시예에서, 제 1 및 제 2 인버터들이 디스에이블될 때, 제 3 및 제 5 트랜지스터들의 제어 단자들은 공급 전압 미만의 MOS 트랜지스터 임계 전압에 커플링된다.

[0024] 다른 실시예에서, 본 개시는 회로를 포함하며, 이 회로는, 제 1 전압 및 제 2 전압을 수신하고 차동 신호를 생성하기 위한 수단; 직렬로 구성되는 트랜지스터의 제 1 쌍을 포함하고 트랜지스터들의 제 1 쌍의 제어 단자들 간에 제 1 커패시터가 구성되어 있는 제 1 로직 회로 ― 제 1 인버터의 바이어스 단자는 차동 신호의 제 1 컴포넌트를 수신함 ― ; 및 직렬로 구성되는 트랜지스터의 제 2 쌍을 포함하고 트랜지스터들의 제 2 쌍의 제어 단자들 간에 제 2 커패시터가 구성되어 있는 제 2 로직 회로를 포함하고, 제 2 인버터의 바이어스 단자는 차동 신호의 제 2 컴포넌트를 수신하고, 쌍안정 출력을 생성하도록 제 1 로직 회로의 출력은 제 2 로직 회로의 입력에 커플링되고 제 2 로직 회로의 출력은 제 1 로직 회로의 입력에 커플링된다.

[0025] 다음의 상세한 설명 및 첨부 도면들은 본 개시의 성질 및 이점들의 더 나은 이해를 제공한다.

[0026] 도 1은 일 실시예에 따른 예시적인 회로를 예시한다.
[0027] 도 2는 다른 실시예에 따른 예시적인 구현을 예시한다.
[0028] 도 3은 일 실시예에 따른 프리차지 회로의 일 예를 예시한다.
[0029] 도 4는 다른 실시예에 따른 프리차지 회로의 다른 예를 예시한다.

[0030] 본 개시는 래치 회로들 및 래치 비교기들에 관한 것이다. 이하의 설명에서, 설명을 위해, 다수의 예들 및 특정 세부사항들이 본 개시의 완전한 이해를 제공하도록 기술된다. 그러나 청구항들에서 표현되는 바와 같은 본 개시는 아래에 설명된 다른 특징들과 결합하여 또는 단독으로 이들 예들의 특징들 중 일부 또는 전부를 포함할 수 있고, 본원에서 설명된 특징들 및 개념들의 변형들 및 등가물들을 더 포함할 수 있다는 것이 당업자에게 자명할 것이다.

[0031] 도 1은 일 실시예에 따른 예시적인 래치 비교기 회로를 예시한다. 래치 비교기 회로(100)는 차동 회로(101), 쌍안정 출력을 생성하도록 구성된 교차 커플링된 로직 회로들(102 및 103)의 쌍을 포함한다. 차동 회로(101)는 2개의 전압들(Vin1 및 Vin2)을 수신하고, 컴포넌트들(Idiff1 및 Idiff2)을 갖는 차동 출력 전류 신호를 생성한다. 제 1 로직 회로(102)는 공급 전압(Vs)에 커플링되는 제 1 바이어스 단자 및 Idiff1를 수신하도록 차동 회로(101)의 제 1 출력 단자에 커플링되는 제 2 바이어스 단자(150)를 갖는다. 유사하게, 제 2 로직 회로(103)는 공급 전압(Vs)에 커플링되는 제 1 바이어스 단자 및 Idiff2를 수신하도록 차동 회로(101)의 제 2 출력 단자에 커플링되는 제 2 바이어스 단자(151)를 갖는다. 로직 회로(102)의 입력은 로직 회로(103)의 출력에 커플링되고, 로직 회로(103)의 입력은 로직 회로(102)의 출력에 커플링되어서, 하나의 로직 회로의 출력이 하이(high)일 때, 다른 하나는 로우(low)가 된다.

[0032] Vin1 및 Vin2 간의 전압 차이는 Idiff1 및 Idiff2의 전류 차이를 야기한다. 예를 들어, Vin1이 Vin2보다 더 낮을 때, 단자(150)로부터 차동 회로(101)로의 전류는 단자(151)로부터의 전류보다 더 낮을 수 있으며, 이는 노드(150)의 전압이 노드(151)의 전압보다 더 높게 되게 한다. 유사하게, Vin1이 Vin2보다 더 높을 때, 단자(150)로부터 차동 회로(101)로의 전류는 단자(151)로부터의 전류보다 더 높을 수 있으며, 노드(150)의 전압은 노드(151)의 전압보다 더 낮을 수 있다. 노드(150)의 전압이 노드(151)의 그 전압보다 더 낮을 때, 로직 회로(102)의 출력은 로우로 풀링(pull)되고 로직 회로(103)의 출력은 하이로 풀링된다. 로직 회로들은 로직 회로(102)의 출력이 로우이고 로직 회로(103)의 출력이 하이인 경우 안정화된다. 유사하게, 노드(150)의 전압이 노드(151)의 전압보다 더 높을 때, 로직 회로(102)의 출력은 하이로 풀링되고 로직 회로(103)의 출력은 로우로 풀링된다. 로직 회로들은 로직 회로(102)의 출력이 하이이고 로직 회로(103)의 출력이 로우인 경우 안정화될 것이다. 따라서, 전압들(Vin1 및 Vin2)은 래치 비교기 회로(100)의 출력이 2개의 상태들 중 하나가 되게 한다(출력은 쌍안정임).

[0033] 다양한 로직 회로들이 래치 기능을 구현하기 위해 다양한 실시예들에서 이용될 수 있지만, 본 예는 직렬로 구성되는 트랜지스터들의 쌍을 각각 포함하는 2개의 인버터들의 이용을 예시한다. 예를 들어, 로직 회로(102)는 차동 회로(101)의 단자(150)와 공급 전압(Vs) 간에 직렬로 구성되는 PMOS 트랜지스터(104)(M3) 및 NMOS 트랜지스터(105)(M4)를 포함한다. 마찬가지로, 로직 회로(103)는 차동 회로(101)의 다른 단자(151)와 공급 전압(Vs) 간에 직렬로 구성되는 PMOS 트랜지스터(106)(M5) 및 NMOS 트랜지스터(107)(M6)를 포함한다. 각각의 트랜지스터는 도시된 바와 같이 구성되는 제어 단자(예를 들어, 게이트) 및 제 1 및 제 2 단자들(예를 들어, 소스들 및 드레인들)을 포함한다.

[0034] 본 개시의 특징들 및 이점들은 각각의 로직 회로에서 트랜지스터들의 제어 단자들 간에 커패시터를 구성하는 것을 포함한다. 예를 들어, 커패시터(120(C1))는 트랜지스터들(104 및 105)의 제어 단자들 사이에 구성된다. 유사하게, 커패시터(121(C2))는 트랜지스터들(106 및 107)의 제어 단자들 사이에 구성된다. 일 실시예에서, 회로는, 트랜지스터들(104 및 106)의 제어 단자들 상의 전압들이 회로의 트랜스컨덕턴스(transconductance) 및 속도를 증가시키기 위해 특정 동작 지점들 동안 트랜지스터들(105 및 107)의 제어 단자 상의 전압들보다 낮아지도록 구성된다. 이에 따라, 일 예시적인 실시예는 PMOS 상보적 디바이스들의 게이트 전압을 시프트하도록 ac-커플링을 이용하는 AC-커플링된 재생 래치를 포함하고, 더 낮은 공급 전압들에서 래치의 속도를 증가시키기 위해 재생 래치를 통해 보다 많은 전류가 흐르도록 허용한다.

[0035] 일 실시예에서, 본 개시에 따른 회로는 프리차지 회로(110)를 포함할 수 있다. 프리차지 회로(110)는 트랜지스터들(104 및 106)의 바이어스 및 커패시터들(C1 및 C2) 상의 전압을 세팅하도록 트랜지스터들(104 및 106)의 제어 단자들에 기준 전압(Vref)을 선택적으로 커플링할 수 있다. 일 실시예에서, 래치 비교기 회로(100)는 디스에이블 상태 및 인에이블 상태에서 동작될 수 있다. 디스에이블 상태(또는 셋업 상태) 동안, 회로의 노드들은 특정 전압들에 커플링될 수 있고, 입력 전압들(Vin1 및 Vin2)이 수신된다. 회로는 그 후 인에이블되어서, 회로는 입력 전압들에 응답하고, 출력들은 2개의 안정 출력 상태들 중 하나로 분해되게 된다. 디스에이블 상태 동안, 프리차지 회로는 회로가 인에이블 상태로 천이할 때, 회로의 속도를 개선하고 바이어스를 세팅하도록 트랜지스터들(104 및 106)의 제어 단자들에 Vref를 제공할 수 있다. 회로가 인에이블될 때, 프리차지 회로는 높은 임피던스를 제시하고, Vref는 예를 들어, 회로의 트랜스컨덕턴스를 증가시키기 위해 트랜지스터들(104 및 106) 상의 바이어스 지점을 세팅하도록 커패시터들(C1 및 C2) 상에 저장될 수 있다.

[0036] 도 2는 다른 실시예에 따른 래치 비교기 회로의 예시적인 구현을 예시한다. 래치 비교기 회로(200)는 상이하게 구성된 트랜지스터들(201 및 202)을 포함한다. 트랜지스터(201)는 제어 단자 상에서 제 1 입력 전압(Vip)을 수신하고 차동 신호의 제 1 컴포넌트(Idiff1)를 생성한다. 유사하게, 트랜지스터(202)는 제어 단자 상에서 제 1 입력 전압(Vin)을 수신하고 차동 신호의 제 2 컴포넌트(Idiff2)를 생성한다. 트랜지스터들(201 및 202)의 제 2 단자들은 트랜지스터(203)의 단자에 그리고 서로 커플링된다. 트랜지스터(203)는 제어 단자 상에서 "래치" 신호를 수신하고, 트랜지스터(203)의 다른 단자는 트랜지스터들(201 및 202)의 소스들을 접지에 선택적으로 커플링하도록 접지(GND)와 같은 기준 전압에 커플링된다. Idiff1 및 Idiff2는 예를 들어, 래치 신호가 하이이고 트랜지스터(203)가 턴 온될 때 트랜지스터들(201 및 202)에 의해 생성된 차동 전류일 수 있다.

[0037] 차동 전류들(Idiff1 및 Idiff2)은 트랜지스터들(204-207) 및 커패시터들(C1 및 C2)을 포함하는 교차-커플링되는 인버터들의 쌍으로 흐른다. 트랜지스터들(204-205)을 포함하는 하나의 인버터의 출력(out1)은 트랜지스터들(206-207)을 포함하는 다른 인버터의 입력(in2)에 커플링된다. 유사하게, 트랜지스터들(204-205)을 포함하는 인버터의 입력(in2)은 트랜지스터들(206 및 207)을 포함하는 인버터의 출력(out2)에 커플링된다. 차동 전류(Idiff1 및 Idiff2)는 래치가 활성일 때 교차-커플링된 인버터들이 2개의 상태들 중 하나를 가정하도록 트랜지스터들(205 및 207)의 소스들에 커플링된다. 이에 따라, 트랜지스터들(204 및 205)의 드레인 단자들은 (Vip 및 Vin에 의존하여) 하이 또는 로우가 되고, 트랜지스터들(206 및 207)의 드레인 단자들은 (트랜지스터들(206 및 207)의 드레인들의 반대인) 로우 또는 하이가 된다.

[0038] 제 1 시간 기간(예를 들어, 디스에이블 상태) 동안, 래치 신호는 로우이고, 회로의 노드들은 스위치들(S1-S4)에 의해 기준 전압(Vs)으로 세팅된다. 이 시간 기간 동안, 트랜지스터(203)는 턴 오프되고, 트랜지스터들(201 및 202)의 소스 단자들은 플로팅된다. 래치 신호가 하이(예를 들어, 인에이블 상태)가 될 때, 트랜지스터(203)는 턴 온되고, 스위치들(S1-S4)은 개방되고, 차동 트랜지스터 쌍은 Vip와 Vin 간의 차이를 분해하고, 교차-커플링된 인버터들을 2개의 상태들 중 하나로 구동한다.

[0039] 래치 비교기 회로(200)는 프리차지 회로들(220 및 221)의 쌍을 포함한다. 각각의 프리차지 회로는 각각의 인버터의 상이한 출력 트랜지스터(204 및 206)의 제어 단자와 기준 전압(V1) 간에 구성된다. 래치 신호가 로우일 때, 프리차지 회로는 출력 트랜지스터들(204 및 206) 상의 바이어스를 세팅하도록 커패시터들(C1 및 C2) 상의 전압을 세팅한다. 예를 들어, 래치 신호가 로우일 때, 프리차지 회로들은 V1과 동일하게 되도록 트랜지스터들(204 및 206)의 제어 단자들 상의 전압을 세팅한다. 래치 신호가 하이가 될 때, 프리차지 회로들은 V1로부터 트랜지스터들(204 및 206)의 제어 단자들을 격리할 수 있어서, 각각의 커패시터(C1 및 C2)는 차동 트랜지스터들(201 및 202)로부터의 신호를 래칭할 때 전압(V1)을 유지하게 된다. 전압(V1)은, 트랜지스터들(204 및 206)의 제어 단자들 상의 전압이 트랜지스터들(205 및 207)의 제어 단자들 상의 전압 미만이 되도록 세팅될 수 있다. 이에 따라, 트랜지스터들(204 및 206)은 예를 들어, 래치 비교기의 속도를 개선하도록 더 낮은 전력 공급 전압들에서 더 강하게 바이어싱된다.

[0040] 래치가 분해할 때, 제 1 인버터 출력의 신호(out1)는 제 2 인버터의 입력 트랜지스터(207)의 제어 단자에 커플링되고 커패시터(C2)를 통해 출력 트랜지스터(206)의 제어 단자에 AC 커플링된다. 유사하게, 제 2 인버터 출력의 신호(out2)는 제 1 인버터의 입력 트랜지스터(205)의 제어 단자에 커플링되고 커패시터(C1)를 통해 출력 트랜지스터(204)의 제어 단자에 AC 커플링된다. 트랜지스터들(204 및 206)의 게이트들로 커패시턴스(C1 및 C2)를 통해 제공되는 부가적인 신호는 다음과 같이 각각의 인버터의 트랜스컨덕턴스를 개선한다.

인버터 1의 유효 트랜스컨덕턴스:

유효 커패시턴스:

[0041] 도 3은 일 실시예에 따른 예시적인 프리차지 회로를 예시한다. 이 예에서, 프리차지 회로는 다이오드 구성 PMOS 트랜지스터(250)로부터 기준 전압을 수신하도록 구성된 PMOS 트랜지스터(240) 및 PMOS 트랜지스터(241)를 포함한다. 트랜지스터(250)는 Vs와 같은 기준 전압에 커플링되는 제 1 제어 단자 및 로드(예를 들어, 전류 소스(I1))(251)에 그리고 게이트 단자에 커플링된 제 2 단자를 갖는다. 트랜지스터(250)의 게이트 단자는 트랜지스터들(240 및 241)의 단자들에 커플링되는 전압(Vref)을 생성한다. 이에 따라, 다이오드 구성 PMOS 트랜지스터(250)는 공급 전압(Vs) 미만의 MOS 트랜지스터 임계 전압인 Vref를 생성한다. 이 예에서, PMOS 트랜지스터 임계 전압은 PMOS 트랜지스터들(204 및 206)을 바이어싱하는데 이용될 수 있다.

[0042] 디스에이블 상태 동안, 래치 신호가 로우일 때, 트랜지스터들(240 및 241)은 턴 온되고, 전압(Vref)은 트랜지스터들(204 및 206)의 게이트 단자들에 커플링된다. Vref는 게이트 단자들 상의 바이어스 전압을 세팅하도록 커패시터들(C1 및 C2)을 충전한다. 래치 비교기 회로(300)가 인에이블될 때, 래치 신호 전압은 하이가 되고, 트랜지스터들(240 및 241)은 턴 오프되며, 이는 Vref로부터 트랜지스터들(204 및 206)의 게이트 단자들을 효과적으로 연결해제한다. 동시에, 이 예에서, 스위치들(S1-S4)은 개방되고, 트랜지스터(203)는 활성화되고, 래치 비교기 회로는 입력 전압들(Vip 및 Vin)을 분해하기 시작한다. 입력 전압들(Vip 및 Vin)은, 커패시터들(C1 및 C2) 상에 저장된 바이어스 전압으로부터 비롯되는 트랜지스터들(204 및 206)의 개선된 트랜스컨덕턴스로 인해 출력으로 더 빨리 전파된다.

[0043] 도 4는 다른 실시예에 따른 프리차지 회로의 다른 예를 예시한다. 이 예에서, 래치 비교기 회로(400)는 레지스터들(R1)(260) 및 레지스터(R2)(261)를 포함하는 프리차지 회로를 포함한다. 기준 전압(Vref)은, 공급 전압(Vs) 미만의 PMOS 임계 전압으로 PMOS 트랜지스터들(204 및 206)의 게이트 단자들을 바이어싱하도록 레지스터들(260 및 261)을 통해 PMOS 트랜지스터들(204 및 206)의 게이트 단자들에 커플링된다. 이에 따라, 디스에이블 상태에서, 전압(Vref)은 커패시터들(C1 및 C2) 상에 저장된다. 래치 비교기 회로(400)가 인에이블될 때, 레지스터들(260 및 261)은 Vref로부터의 격리를 제공하여서, 트랜지스터들(204 및 206)은 래치의 인버터들이 입력 전압들(Vip 및 Vin)에 대한 응답으로 안정된 출력들 중 하나로 분해될 때 그의 바이어스를 유지하게 된다.

[0044] 위의 설명은, 특정 실시예들의 양상들이 어떻게 구현될 수 있는지에 관한 예들과 함께 본 개시의 다양한 실시예들을 예시한다. 위의 예들은 유일한 실시예들로 간주되어선 안 되고, 다음의 청구항들에 의해 정의된 바와 같이 특정한 실시예들의 유연성 및 이점들을 예시하도록 제시된다. 위의 개시 및 다음의 청구항들에 기초하여, 다른 어레인지먼트들, 실시예들, 구현들 및 등가물들은, 청구항들에 의해 정의된 바와 같은 본 개시의 범위로부터 벗어남 없이 이용될 수 있다.

Claims

회로로서,
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 1 트랜지스터;
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 2 트랜지스터 ― 상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 제 1 단자에 커플링됨 ― ;
제 1 인버터 및 제 2 인버터
를 포함하고,
상기 제 1 인버터의 출력은 상기 제 2 인버터의 입력에 커플링되고, 상기 제 2 인버터의 출력은 상기 제 1 인버터의 입력에 커플링되고, 상기 제 1 인버터의 바이어스 단자는 상기 제 1 트랜지스터의 제 2 단자에 커플링되고, 상기 제 2 인버터의 바이어스 단자는 상기 제 2 트랜지스터의 제 2 단자에 커플링되고,
상기 제 1 인버터는,
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 3 트랜지스터;
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 4 트랜지스터; 및
상기 제 3 트랜지스터의 제어 단자와 상기 제 4 트랜지스터의 제어 단자 간에 커플링되는 제 1 커패시터를 포함하고,
상기 제 2 인버터는,
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 5 트랜지스터;
제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 6 트랜지스터; 및
상기 제 5 트랜지스터의 제어 단자와 상기 제 6 트랜지스터의 제어 단자 간에 커플링되는 제 2 커패시터를 포함하는,
회로.
제 1 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3 트랜지스터의 제어 단자 상의 전압은 상기 제 4 트랜지스터의 제어 단자 상의 전압 미만이고 상기 제 5 트랜지스터의 제어 단자 상의 전압은 상기 제 6 트랜지스터의 제어 단자 상의 전압 미만인,
회로.
제 1 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3, 제 4, 제 5 및 제 6 트랜지스터들의 제 1 및 제 2 단자들 및 상기 제 4 및 제 6 트랜지스터들의 제어 단자들은 기준 전압에 커플링되고, 상기 제 3 및 제 5 트랜지스터들의 제어 단자들은 상기 기준 전압 미만의 전압에 커플링되는,
회로.
제 1 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3 및 제 5 트랜지스터들의 제어 단자들은 공급 전압 미만의 MOS 트랜지스터 임계 전압에 커플링되는,
회로.
제 1 항에 있어서,
상기 제 3 트랜지스터의 제어 단자 및 상기 제 5 트랜지스터의 제어 단자에 커플링되는 프리차지 회로(precharge circuit)
를 더 포함하는,
회로.
제 5 항에 있어서,
상기 프리차지 회로는 상기 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 제 2 단자를 갖는 제 7 트랜지스터 및 상기 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 8 트랜지스터를 포함하는,
회로.
제 6 항에 있어서,
상기 제 7 트랜지스터의 제 2 단자 및 상기 제 8 트랜지스터의 제 2 단자는 기준 생성기(reference generator)에 커플링되는,
회로.
제 7 항에 있어서,
상기 기준 생성기는 상기 제 7 트랜지스터의 제 2 단자 및 상기 제 8 트랜지스터의 제 2 단자에 커플링되는 제어 단자를 갖는 제 9 트랜지스터를 포함하고,
상기 제 9 트랜지스터는 기준 전압에 커플링되는 제 1 단자 및 상기 제 9 트랜지스터의 제어 단자 및 로드(load)에 커플링되는 제 2 단자를 더 포함하는,
회로.
제 5 항에 있어서,
상기 프리차지 회로는 상기 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 기준 생성기에 커플링되는 제 2 단자는 갖는 제 1 레지스터, 및 상기 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자 및 상기 기준 생성기에 커플링되는 제 2 단자를 갖는 제 2 레지스터를 포함하는,
회로.
제 9 항에 있어서,
상기 기준 생성기는 상기 제 1 레지스터의 제 2 단자 및 상기 제 2 레지스터의 제 2 단자에 커플링되는 제어 단자를 갖는 제 9 트랜지스터를 포함하고, 상기 제 9 트랜지스터는 상기 기준 전압에 커플링되는 제 1 단자 및 상기 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 더 포함하는,
회로.
방법으로서,
제 1 트랜지스터의 제어 단자 상에서 제 1 입력 전압을 수신하는 단계 ― 상기 제 1 트랜지스터는 제 1 단자 및 제 2 단자를 가짐 ― ;
제 2 트랜지스터의 제어 단자 상에서 제 2 입력 전압을 수신하는 단계 ― 상기 제 2 트랜지스터는 제 1 단자 및 제 2 단자를 갖고, 상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 1 단자에 커플링되고 제 1 기준 전압에 선택적으로 커플링됨 ― ;
상기 제 1 트랜지스터의 제 2 단자로부터의 차동 신호의 제 1 컴포넌트를 제 1 인버터의 바이어스 단자에 커플링하는 단계;
상기 제 2 트랜지스터의 제 2 단자로부터의 차동 신호의 제 2 컴포넌트를 제 2 인버터의 바이어스 단자에 커플링하는 단계 ― 상기 제 1 인버터의 출력은 상기 제 2 인버터의 입력에 커플링되고, 상기 제 2 인버터의 출력은 상기 제 1 인버터의 입력에 커플링됨 ― ;
상기 제 2 인버터의 출력으로부터의 출력 신호를 상기 제 1 인버터의 입력에서 제 1 커패시터의 제 1 단자 및 제 4 트랜지스터의 제어 단자에 커플링하고 상기 출력 신호를 상기 제 1 커패시터를 통해 제 3 트랜지스터의 제어 단자에 커플링하는 단계; 및
상기 제 1 인버터의 출력으로부터의 출력 신호를 상기 제 2 인버터의 입력에서 제 2 커패시터의 제 1 단자 및 제 6 트랜지스터의 제어 단자에 커플링하고 상기 출력 신호를 상기 제 2 커패시터를 통해 제 5 트랜지스터의 제어 단자에 커플링하는 단계
를 포함하는,
방법.
제 11 항에 있어서,
상기 제 3 트랜지스터의 제어 단자 및 상기 제 5 트랜지스터의 제어 단자를 프리차징하는 단계
를 더 포함하는,
방법.
제 12 항에 있어서,
상기 프리차징하는 단계는,
상기 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 7 트랜지스터 및 상기 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 8 트랜지스터를 통해 제 2 기준 전압을 선택적으로 커플링하는 단계를 포함하는,
방법.
제 13 항에 있어서,
제 3 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 갖는 제 9 트랜지스터에서 상기 제 2 기준 전압을 생성하는 단계
를 더 포함하는,
방법.
제 12 항에 있어서,
상기 프리차징하는 단계는,
상기 제 3 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 1 레지스터 및 상기 제 5 트랜지스터의 제어 단자에 커플링되는 제 1 단자를 갖는 제 2 레지스터를 통해 제 2 기준 전압을 커플링하는 단계를 포함하는,
방법.
제 15 항에 있어서,
제 3 기준 전압에 커플링되는 제 1 단자 및 제 9 트랜지스터의 제어 단자 및 로드에 커플링되는 제 2 단자를 갖는 제 9 트랜지스터에서 상기 제 2 기준 전압을 생성하는 단계
를 더 포함하는,
방법.
제 11 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3 트랜지스터의 제어 단자 상의 전압은 상기 제 4 트랜지스터의 제어 단자 상의 전압 미만이고 상기 제 5 트랜지스터의 제어 단자 상의 전압은 상기 제 6 트랜지스터의 제어 단자 상의 전압 미만인,
방법.
제 11 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3 , 제 4 , 제 5 및 제 6 트랜지스터들의 제 1 및 제 2 단자들 및 상기 제 4 트랜지스터 및 제 6 트랜지스터의 제어 단자들은 기준 전압에 커플링되고, 상기 제 3 트랜지스터 및 제 5 트랜지스터의 제어 단자들은 상기 기준 전압 미만의 전압에 커플링되는,
방법.
제 11 항에 있어서,
상기 제 1 및 제 2 인버터들이 디스에이블될 때, 상기 제 3 및 제 5 트랜지스터들의 제어 단자들은 공급 전압 미만의 MOS 트랜지스터 임계 전압에 커플링되는,
방법.
회로로서,
제 1 전압 및 제 2 전압을 수신하고 차동 신호를 생성하기 위한 수단;
직렬로 구성되는 트랜지스터들의 제 1 쌍을 포함하고 상기 트랜지스터들의 제 1 쌍의 제어 단자들 간에 제 1 커패시터가 구성되어 있는 제 1 로직 회로 ― 제 1 인버터의 바이어스 단자는 상기 차동 신호의 제 1 컴포넌트를 수신함 ― ; 및
직렬로 구성되는 트랜지스터들의 제 2 쌍을 포함하고 상기 트랜지스터들의 제 2 쌍의 제어 단자들 간에 제 2 커패시터가 구성되어 있는 제 2 로직 회로
를 포함하고,
제 2 인버터의 바이어스 단자는 상기 차동 신호의 제 2 컴포넌트를 수신하고,
쌍안정 출력을 생성하도록 상기 제 1 로직 회로의 출력은 상기 제 2 로직 회로의 입력에 커플링되고 상기 제 2 로직 회로의 출력은 상기 제 1 로직 회로의 입력에 커플링되는,
회로.