CN106612119B - 一种比较器及模数转化器 - Google Patents

Abstract

本发明实施例公开了一种比较器及模数转化器，该比较器由第一控制开关、第二控制开关、正反馈环、差分对管以及控制电路组成，通过控制电路控制参考电源的输入，使得差分对管对控制节点电位的进行放大，并采用控制开关控制正反馈环进行状态重置，同时通过正反馈环对比较结果进行信号锁存，从而提高比较器的输出精度和速度。

Description

一种比较器及模数转化器

技术领域

本发明实施例涉及电路技术领域，尤其涉及一种比较器及模数转化器。

背景技术

模拟数字转化器(Analog to Digital Converter，ADC)，简称模数转化器能够将采集到的模拟信号转化为数字信号，使其在众多领域都具有重要的应用。随着科技的发展，对信号采集系统中的模数转化器的性能要求越来越高。而比较器的性能时评判模数转化器性能的重要参数。

在Sigma-delta模拟数字转换器(-ΔADC)中应用的传统比较器通常会因小的输入信号，如噪声，就会引起比较器输出结果反转。此外，传统的动态锁存比较器会由失配等因素对随机失调电压产生一定影响，使得比较器的比较信号不能稳定输出。现有技术中，通过引入迟滞解决比较器反转的问题，采用前置运放来减少对电压的影响，因而需要多个时钟相位，不同时钟宽度，驱动各个电路，从而产生多个工作状态。

然而，在-ΔADC中，比较器的引入迟滞会使得ADC的精度下降，且比较器的输出速度较慢，进一步影响输出信号的可靠性。

发明内容

本发明实施例提供一种比较器和模数转化器，该比较器以提高比较信号的比较精度，以及比较结果的输出速度为目的，实现了一种高精度、高速度的比较器。

第一方面，本发明实施例提供了一种比较器，该比较器包括：第一控制开关、第二控制开关、正反馈环、差分对管、以及控制电路；

所述第一控制开关的控制端与第一时钟信号端电连接、信号输入端与输入电源电连接、以及信号输出端与第一控制节点电连接，所述第二控制开关的控制端与所述第一时钟信号端电连接、信号输入端与所述输入电源电连接、以及信号输出端与第二控制节点电连接，所述第一控制开关和所述第二控制开关用于控制所述正反馈环进行状态重置；

所述正反馈环的控制输入端与所述输入电源电连接、第一输出端与所述第一控制节点电连接、第二输出端与所述第二控制节点电连接、以及控制输出端与第三控制节点电连接，用于对所述第一控制节点和所述第二控制节点的电位进行锁存；

所述差分对管包括第一晶体管和第二晶体管，所述第一晶体管的第一电极与所述第一控制节点电连接、第二电极与所述第三控制节点电连接，所述第一晶体管的控制端为第一比较信号输入端，所述第二晶体管的第一电极与所述第二控制节点电连接、第二电极与所述第三控制节点电连接，所述第二晶体管的控制端为第二比较信号输入端；

所述控制电路的输入端与参考电源电连接、输出端与第三控制节点电连接，用于控制所述参考电源向所述第三控制节点输入参考电压；

相应的，所述第一控制节点作为所述比较器的第一输出端、所述第二控制节点作为所述比较器的第二输出端。

第二方面，本发明实施例提供了一种模数转化器，该模数转化器包括本发明实施例提供的比较器。

本发明实施例提供了一种比较器及模数转化器，该比较器由第一控制开关、第二控制开关、正反馈环、差分对管以及控制电路组成，通过控制电路控制参考电源的输入，使得差分对管对控制节点电位的进行放大并采用控制开关控制正反馈环进行状态重置，同时通过正反馈环对比较结果进行信号锁存，从而提高比较器的输出精度和速度。

附图说明

图1是本发明实施例一提供的一种比较器的电路图；

图2A是本发明实施例二提供的一种比较器的电路图；

图2B是本发明实施例二提供的一种具有信号锁存功能的比较器电路图；

图2C是本发明实施例二提供的一种比较器信号仿真模拟图；

图3是本发明实施例三提供的一种模数转化器的结构框图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1是本发明实施例一提供的一种比较器的电路图，该比较器可适用于比较信号差距较小的情况，该比较器可用于模数转化器中，如图1所示，该比较器包括：第一控制开关11、第二控制开关12、正反馈环20、差分对管N1和N2、以及控制电路30。

其中，第一控制开关11的控制端与第一时钟信号端Φ1电连接、信号输入端与输入电源Vdd电连接、以及信号输出端与第一控制节点A电连接，第二控制开关12的控制端与第一时钟信号端电连接以输入第一时钟信号Φ1、信号输入端与输入电源Vdd电连接、以及信号输出端与第二控制节点B电连接，第一控制开关11和第二控制开关12用于控制正反馈环20进行状态重置。

正反馈环20的控制输入端与输入电源Vdd电连接、第一输出端与第一控制节点A电连接、第二输出端与第二控制节点B电连接、以及控制输出端与第三控制节点C电连接，用于在第三控制节点C的控制下，对第一控制节点A和第二控制节点B的电位进行重置或锁存。

差分对管包括第一晶体管N1和第二晶体管N2，第一晶体管N1的第一电极与第一控制节点A电连接、第二电极与第三控制节点C电连接，第一晶体管N1的控制端为第一比较信号Vin+的输入端，第二晶体管N2的第一电极与第二控制节点B电连接、第二电极与第三控制节点C电连接，第二晶体管N2的控制端为第二比较信号Vin-的输入端。

控制电路30的输入端与参考电源Vref电连接、输出端与第三控制节点C电连接，用于控制参考电源Vref向第三控制节点C输入参考电压。相应的，第一控制节点A作为比较器的第一输出端、第二控制节点B作为比较器的第二输出端。

示例性的，当第一时钟信号Φ1控制第一控制开关11和第二控制开关12第一次导通时，输入电源Vdd的电信号分别通过第一控制开关11传输至第一控制节点A，通过第二控制开关12传输至第二控制节点B，以此使得分别与第一控制节点A和第二控制节点B连接的正反馈环20进行状态重置。与此同时，控制电路30控制参考电源Vref不向第三控制节点C提供参考电压。

当第一时钟信号Φ1反转时，第一控制开关11和第二控制开关12处于断开状态，输入电源Vdd不再通过第一控制开关11和第二控制开关12分别传输至第一控制节点A和第二控制节点B。此时，若由第一晶体管N1和第二晶体管N2的控制端分别有第一比较信号Vin+和第二比较信号Vin-输入时，比较器进入比较状态，对第一比较信号Vin+和第二比较信号Vin-进行比较。与此同时，控制电路30控制参考电源Vref向第三控制节点C提供参考电压，以驱动差分对管，即第一晶体管N1和第二晶体管N2，拉低状态重置后第一控制节点A和第二控制节点B的高电位。由于输入的第一比较信号Vin+和第二比较信号Vin-不同，因而使得第一控制节点A和第二控制节点B电位具有不同的变化，当其中一个控制节点降为低电平时，另一控制节点仍保持高电平。而正反馈环具有正反馈的作用，该正反馈作用体现在对输入信号进行放大，使得低电平信号继续降低，而高电平信号继续升高。因而正反馈环会将高电平控制节点的电位抬高，而将低电平控制节点的电位继续降低，以使得两个电位节点之间的差值不断放大，以输出较高精度的比较结果。

当第一时钟信号Φ1再次反转时，参考电源Vref不再给第三控制节点C提供参考电压，同时由于正反馈环的正反馈作用，使得第一控制开关11和第二控制开关12再次导通时，输入电源Vdd的高电平信号再次通过第一控制开关11和第二控制开关12分别传输至第一控制节点A和第二控制节点B，但由于正反馈环的正反馈作用，使得两个控制节点的电位不再发生变化，从而达到信号锁存的作用。直到第一时钟信号再次反转，使得比较器为比较状态，且输入的比较信号发生变化，才会使得比较器再次进行上述信号比较的过程。

其中，该正反馈环可以是任意具有正反馈放大作用的元器件或多个元器件的组成，例如可以是两个背靠背连接的反相器、与非门锁存器等。

例如，将第一晶体管N1和第二晶体管N2均选为N型晶体管。在比较状态时，比较信号输入端Vin+和Vin-分别输入比较信号，即由第一晶体管N1的栅极输入的第一比较信号Vin+和第二晶体管N2的栅极输入的第二比较信号Vin-。当第一比较信号Vin+为500.1mv，第二比较信号Vin-为500mv时，由第一晶体管N1与第二晶体管N2具有相同的性能，从而致使流经第一晶体管N1和第二晶体管N2源漏极的电流不同，使得第一控制节点A的电位变化较快，首先降为低电平，而第二控制节点B的电位仍保持为高电平信号。由正反馈环的正反馈作用使得第一控制节点A的电位继续保持降低，而第二控制节点B的电位继续升高，造成第一控制节点A和第二控制节点B的电位差不断放大，从而输出相应的比较结果。

本发明实施例提供的比较器通过控制电路控制参考电源的输入，使得差分对管对控制节点电位的进行放大并采用控制开关控制正反馈环进行状态重置，同时通过正反馈环对比较结果进行信号锁存，从而提高比较器的输出精度和速度。

实施例二

图2A是本发明实施例二提供的一种比较器的电路图，本实施例在上述实施例的基础上进行了具体化，提供了各个电路的具体电路元件，如图2A所示，控制电路30包括第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4和电容C1。

电容C1的第一端通过第一开关SW1与参考电源Vref电连接、以及通过第三开关SW3接地，电容C1的第二端通过第二开关SW2接地、以及通过第四开关SW4与第三控制节点C电连接，第一开关SW1的控制端，以及第二开关SW2的控制端与第二时钟信号端电连接以输入第二时钟信号Φ2，第三开关SW3的控制端以及第四开关SW4的控制端与第一时钟信号端电连接以输入第一时钟信号Φ1。

将第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4均优选为N型晶体管，则在第二时钟信号端输入的第二时钟信号Φ2为高电平，第一时钟信号端输入的第一时钟信号Φ1为低电平时，第一开关SW1和第二开关SW3导通，第三开关SW3和所述第四开关SW4断开。即向第一开关SW1的栅极和第二开关SW2的栅极输入高电平信号使得第一开关SW1和第二开关SW2导通，向第三开关SW3和第四开关SW4的栅极输入低电平的信号使得第三开关SW3和第四开关SW4断开。此时，参考电源Vref通过导通的第一开关SW1和第二开关SW2构成的回路向电容C1进行充电，使得电容C1的第一极板即靠近第一开关SW1的极板带正电荷，而第二极板带负电荷。

当第一控制开关11和第二控制开关12为P型晶体管时，即第一控制开关11对应于第三晶体管P1，第二控制开关对应于第四晶体管P2。此时，第三晶体管P1的控制端即栅极与第一时钟信号端电连接以使第一时钟信号Φ1输入、第一电极即源极与第一控制节点A电连接、以及第二电极即漏极与输入电源Vdd电连接，第四晶体管P2的控制端即栅极与第一时钟信号端电连接以使第一时钟信号Φ1输入、第一电极即源极与第二控制节点B电连接、以及第二电极即漏极与输入电源Vdd电连接。

当第一时钟信号输入端输入的第一时钟信号Φ1为低电平时，第三晶体管P1和第四晶体管P2导通。在第三晶体管P1和第四晶体管P2第一次导通时，输入电源Vdd高电平的电信号会通过导通的第一晶体管P1和导通的第二晶体管P2分别传输至第一控制节点A和第二控制节点B。

将正反馈环20优选为两个反相器组成的正反馈电路，即正反馈环20包括第一反相器F1和第二反相器F2。两个反相器以背靠背的方式连接，即第一反相器F1的输入端与第二反相器F2的输出端电连接、输出端与第二反相器F2的输入端电连接。此时，将第一反相器F1的输出端与第一控制节点A电连接，第二反相器的输出端与第二控制节点B电连接，使得与第一控制节点A电连接的第一反相器F1的输出端为高电平，进而使得第二反相器F2的输入端为高电平，相应的，与第二控制节点B电连接的第二反相器的输出端为高电平，使得第一反相器的输入端为高电平，从而使得反相器重置为第三态，以完成正反馈环的重置。另外，第一反相器F1的输入控制端，以及第二反相器F2的输入控制端与输入电源Vdd电连接，第一反相器F1的控制输出端以及所述第二反相器F2的控制输出端与第三控制节点C电连接。

当将第一反相器F1和第二反相器F2均优选为由两个型号相反的晶体管组成时，即第一反相器F1由P型的第五晶体管P3和N型的第六晶体管N3组成，第二反相器F2由P型的第七晶体管P4和N型的第六晶体管N4组成。其中，第五晶体管P3的控制端即栅极与第六晶体管N3的控制端即栅极电连接构成第一反相器F1的输入端，第五晶体管P3的第一电极即源极与第六晶体管N3的第一电极源极电连接构成第一反相器F1的输出端，第五晶体管P3的第二电极即漏极与输入电源Vdd电连接，第六晶体管N3的第二电极即漏极与第三控制节点C电连接。同样的，第七晶体管P4的控制端即栅极与第八晶体管N4的控制端即栅极电连接构成第二反相器F2的输入端，第七晶体管P4的第一电极即源极与第八晶体管N4的第一电极即源极电连接构成第二反相器F2的输出端，第七晶体管P4的第二电极即漏极与输入电源Vdd电连接，第八晶体管N4的第二电极即漏极与第三控制节点C电连接。

示例性的，当第一时钟信号Φ1为低电平，第二时钟信号Φ2为高电平时，第三晶体管P1和第四晶体管P2导通，使得输入电源Vdd的高电平信号分别传输至第一控制节点A和第二控制节点B，对两个背靠背反相器组成的正反馈环进行状态重置。此时，参考电源Vref向电容C1进行充电。

当第一时钟信号Φ1为高电平，第二时钟信号Φ2为低电平时，第三晶体管P1和第四晶体管P2不再导通，电容C1向第三控制节点放电。当有比较信号Vin+和Vin-输入时，第一晶体管N1和第二晶体管N2导通，使得由第一控制节点A经过第一晶体管N1至第三控制节点C有电流Id1通过，相应的由第二控制节点B通过第二晶体管N2至第三控制节点C有电流Id2通过。Id1和Id2汇集至第三控制节点C后，通过导通的第四开关SW4对电容C1进行反向充电。同时，由于第一反相器F1和第二反相器F2的输入端均为高电平，故第五晶体管P3和第七晶体管P4不导通，而第六晶体管N3和第八晶体管N4导通。由第一控制节点A经过第六晶体管N3由电流Id3通过，由第二控制节点B经过第八晶体管N4有电流Id4通过。Id3和Id4同样会经控制节点C和第四开关SW4对电容C1进行反向充电。因而，第一控制节点A电位通过第一晶体管N1和第六晶体管N3形成的电流向电容C1反向充电，使其电位快速降低，并最终通过第三开关SW3接地。同样的，第二控制节点B的电位通过第二晶体管N2和第八晶体管N4形成的电流向电容C1反向充电，使其电位快速降低，并最终通过第三开关SW3接地。当输入的比较信号Vin+与Vin-不同时，流经第一晶体管N1和第二晶体管N2的电流不同，致使第一控制节点A和第二控制节点B的电位下降的速度不同，从而使得第一控制节点A和第二控制节点B的电位必有其中之一先下降为低电平，而另一控制节点仍保持高电平。若所输入的第一比较信号Vin+大于第二比较信号Vin-，则第一控制节点A的电位首先下降为低电平。此时，第一反相器F1的输出端变为低电平，使得第二反相器F2的输入端同为低电平，致使第二反相器F2的输出高电平，从而进一步将保持高电平信号的第二控制节点B的电位拉高，相应的，第一反相器F1的输入端为高电平，致使第一反相器F1的输出端为低电平，从而进一步将首先降为低电平信号的第一控制节点A的电位继续拉低。最终，由第一控制节点A和第二控制节点B输出的比较信号差值被放大。

此外，图2B是本发明实施例二提供的具有锁存器的比较器电路图，如图2B所示，该比较器还可以包括信号锁存器。可将信号锁存器优选为与非门信号锁存器，其第一输入端R与第一控制节点A电连接、第二输入端S与第二控制节点B电连接，用于将第一控制节点A和第二控制节点B的电信号转化为数值信号并锁存，以实现比较器输出信号的进一步锁存。

示例性的，图2C是本发明实施例二提供的一种比较器信号仿真模拟图，如图2C所示，其中，整个电路在180nm工艺下仿真，电源电压为1V，输入时钟clk为第二时钟信号Φ2，时钟周期为12ns，占空比50％，而Φ1为其相反相位，本领域的技术人员可以想到，在此不再图中标示。输入信号Vin-为常量500mV，Vin+如图为幅值在499.9mV～500.1mV摆动的方波，输入差分信号仅为±0.1mV。最终，输出信号Vo+和Vo-，以及经信号锁存器SR锁存后输出的信号Q和，结合输入信号Vin+和时钟信号clk而发生变化。其技术原理与本发明实施例叙述的比较器工作过程相同，在此不再赘述。

本发明实施例通过具体的比较器电路图，通过采用两个时钟信号，两种工作状态实现比较器的信号比较，简化了电路结构，降低了功耗，此外采用一个电容控制电路控制差分对管，节省了面积，利用信号锁存器对输出信号进一步锁存，进一步提高了比较信号的输出稳定性及精度。

实施例三

图3是本发明实施例三提供的一种模数转化器的结构框图，该模数转化器可以将采集到的模拟信号转化为计算机等可直接处理的数值信号，如图3所示，该模数转化器300包括本发明实施例提供的比较器100。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种比较器，其特征在于，包括：第一控制开关、第二控制开关、正反馈环、差分对管、以及控制电路；

所述第一控制开关的控制端与第一时钟信号端电连接、信号输入端与输入电源电连接、以及信号输出端与第一控制节点电连接，所述第二控制开关的控制端与所述第一时钟信号端电连接、信号输入端与所述输入电源电连接、以及信号输出端与第二控制节点电连接，所述第一控制开关和所述第二控制开关用于控制所述正反馈环进行状态重置；

所述正反馈环的控制输入端与所述输入电源电连接、第一输出端与所述第一控制节点电连接、第二输出端与所述第二控制节点电连接、以及控制输出端与第三控制节点电连接，用于在所述第三控制节点的控制下，对所述第一控制节点和所述第二控制节点的电位进行重置或锁存；

所述差分对管包括第一晶体管和第二晶体管，所述第一晶体管的第一电极与所述第一控制节点电连接、第二电极与所述第三控制节点电连接，所述第一晶体管的控制端为第一比较信号输入端，所述第二晶体管的第一电极与所述第二控制节点电连接、第二电极与所述第三控制节点电连接，所述第二晶体管的控制端为第二比较信号输入端；

所述控制电路的输入端与参考电源电连接、输出端与所述第三控制节点电连接，用于控制所述参考电源向所述第三控制节点输入参考电压；

相应的，所述第一控制节点作为所述比较器的第一输出端、所述第二控制节点作为所述比较器的第二输出端；

所述控制电路包括：第一开关、第二开关、第三开关、第四开关和电容；

所述电容的第一端通过所述第一开关与所述参考电源电连接、以及通过所述第三开关接地，所述电容的第二端通过所述第二开关接地、以及通过所述第四开关与所述第三控制节点电连接，所述第一开关的控制端以及所述第二开关的控制端与第二时钟信号端电连接，所述第三开关的控制端以及所述第四开关的控制端与所述第一时钟信号端电连接；

所述第一控制开关为第三晶体管，所述第二控制开关为第四晶体管；

所述第三晶体管的控制端与所述第一时钟信号端电连接、第一电极与所述第一控制节点电连接、以及第二电极与所述输入电源电连接，所述第四晶体管的控制端与所述第一时钟信号端电连接、第一电极与所述第二控制节点电连接、以及第二电极与所述输入电源电连接。

2.根据权利要求1所述的比较器，其特征在于，所述第一开关、第二开关、第三开关和第四开关均为N型晶体管；

相应的，所述第二时钟信号端输入的第二时钟信号为高电平，所述第一时钟信号端输入的第一时钟信号为低电平时，所述第一开关和所述第二开关导通，所述第三开关和所述第四开关断开。

3.根据权利要求1所述的比较器，其特征在于，所述第三晶体管和所述第四晶体管为P型晶体管；

相应的，当所述第一时钟信号端输入的第一时钟信号为低电平时，所述第三晶体管和所述第四晶体管导通。

4.根据权利要求1所述的比较器，其特征在于，所述正反馈环包括第一反相器和第二反相器；

所述第一反相器的输入端与所述第二反相器的输出端电连接、输出端与所述第二反相器的输入端电连接，所述第一反相器的输出端与所述第一控制节点电连接，所述第二反相器的输出端与所述第二控制节点电连接，所述第一反相器的输入控制端，以及所述第二反相器的输入控制端与所述输入电源电连接，所述第一反相器的控制输出端以及所述第二反相器的控制输出端与所述第三控制节点电连接。

5.根据权利要求4所述的比较器，其特征在于，所述第一反相器包括第五晶体管和第六晶体管，所述第二反相器包括第七晶体管和第八晶体管；

所述第五晶体管的控制端与所述第六晶体管的控制端电连接构成所述第一反相器的输入端，所述第五晶体管的第一电极与所述第六晶体管的第一电极电连接构成所述第一反相器的输出端，所述第七晶体管的控制端与所述第八晶体管的控制端电连接构成所述第二反相器的输入端，所述第七晶体管的第一电极与所述第八晶体管的第一电极电连接构成所述第二反相器的输出端，所述第五晶体管的第二电极，以及所述第七晶体管的第二电极与所述输入电源电连接，所述第六晶体管的第二电极，以及所述第八晶体管的第二电极与所述第三控制节点电连接。

6.根据权利要求5所述的比较器，其特征在于，所述第五晶体管和所述第七晶体管为P型晶体管，所述第六晶体管和所述第八晶体管为N型晶体管。

7.根据权利要求1-6任一项所述比较器，其特征在于，还包括：信号锁存器；

所述信号锁存器的第一输入端与所述第一控制节点电连接、第二输入端与所述第二控制节点电连接，用于将所述第一控制节点和所述第二控制节点的电信号转化为数值信号并锁存。

8.根据权利要求7所述的比较器，其特征在于，所述信号锁存器为与非门锁存器。

9.一种模数转化器，其特征在于，包括权利要求1-8任一所述的比较器。

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