CN112653433A - 一种混合双尾动态锁存比较器 - Google Patents

Abstract

本申请公开了一种混合双尾动态锁存比较器，属于电路设计领域。本申请的一种混合双尾动态锁存比较器包括预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中电位状态包括充电状态和放电状态；交叉耦合单元，其对混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接预放大输入单元的两个输出端和锁存结构单元的两个输入端；反馈控制单元，其对中间输出节点接收到的信号进行反馈，并根据锁存结构单元的输入信号控制反馈控制单元的通断，其两个输入端对应连接交叉耦合单元的两个输入端。本申请减小了混合双尾动态锁存比较器的延迟，减小了功耗和噪声影响。

Description

一种混合双尾动态锁存比较器

技术领域

本申请涉及电路设计领域，特别是一种混合双尾动态锁存比较器。

背景技术

比较器是所有模数转换器的关键模块，其速度、功耗对整个模数转换器的速度和功耗有着至关重要的影响，但是传统的比较器很难同时满足模数转换器对速度和功耗的要求，因此需要对传统的电路结构进行改进以满足应用要求。传统的动态锁存比较器有较小的延迟时间和低回踢噪声，但是这些高指标是以大的芯片面积和高损耗为代价的。

在现有技术中，虽然能使用PMOS晶体管的交叉耦合配置来提高动态锁存比较器的信号处理速度，但是其功耗会显著增加，并且容易受到长期回踢噪声的影响。

发明内容

本申请主要是提供一种混合双尾动态锁存比较器，以解决现有技术中的动态锁存比较器功耗较高，易受回踢噪声影响的问题。

本申请采用的一个技术方案是：提供一种混合双尾动态锁存比较器，包括预放大输入单元、锁存结构单元，还包括预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中电位状态包括充电状态和放电状态；交叉耦合单元，其对混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接预放大输入单元的两个输出端和锁存结构单元的两个输入端；反馈控制单元，其对中间输出节点接收到的信号进行反馈，并根据锁存结构单元的输入信号控制反馈控制单元的通断，其两个输入端对应连接交叉耦合单元的两个输入端。

本申请的技术方案可以达到的有益效果是：本申请设计了一种混合双尾动态锁存比较器，本申请使用NMOS晶体管的交叉耦合配置提高了混合双尾动态锁存比较器的信号处理速度，同时也降低了功耗，降低了长期回踢噪声的影响。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中一种常规动态锁存比较器的一个具体实例的示意图；

图2是本申请一种混合双尾动态锁存比较器的一个具体实施方式的示意图；

图3是本申请一种混合双尾动态锁存比较器的一个具体实例的示意图。

附图中的各部件标记如下：M₁-第一PMOS晶体管，M₂-第二PMOS晶体管，M₃-第三NMOS晶体管，M₄-第四NMOS晶体管，M₅-第五PMOS晶体管，M₆-第六PMOS晶体管，M₇-第七PMOS晶体管，M₈-第八PMOS晶体管，M₉-第九NMOS晶体管，M₁₀-第十NMOS晶体管，M₁₁-第十一NMOS晶体管，M₁₂-第十二NMOS晶体管，M₁₃-第十三PMOS晶体管，M_L1-第一负载NMOS晶体管，M_L2-第二负载NMOS晶体管，M_SW1-第一开关PMOS晶体管，M_SW2-第二开关PMOS晶体管，VDD-外部电源，CLK-同相时钟信号，CLKn-反相时钟信号，Vin+-差分信号正电压，Vin--差分信号负电压，IO+-中间正向输出节点，IO--中间反向输出节点，OUTn-反相输出节点，OUTp-同相输出节点。

具体实施方式

下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

图1是现有技术中一种常规动态锁存比较器的一个具体实例的示意图。

在本申请的一个具体实例中，图1所示的常规动态锁存比较器包括两个阶段，即预放大阶段和延迟阶段。当同相时钟信号CLK＝“1”和反相时钟信号CLKn＝“0”时，动态锁存比较器电路在位复阶段运行。在复位阶段，第十三PMOS晶体管M₁₃处于关闭的状态，第三NMOS晶体管M₃和第四NMOS晶体管M₄处于导通的状态，因此，中间正向输出节点IO+和中间反向输出节点IO-对地GND放电，其电位最终均与地端电位相同。当第五PMOS晶体管M₅和第六PMOS晶体管M₆导通时，锁存结构单元的反相输出节点OUTn和同相输出节点OUTp的电位被拉高到外部电源VDD。当同相时钟信号CLK＝‘0’和反相时钟信号CLKn＝‘1’时，动态锁存比较器电路进入延迟阶段，在此阶段，第十三PMOS晶体管M₁₃开启，第三NMOS晶体管M₃和第四NMOS晶体管M₄关闭。中间正向输出节点IO+和中间反向输出节点IO-开始充电。由于差分输入ΔVin，产生中间差分电压ΔVIO+(–)。中间正向输出节点IO+和中间反向输出节点IO-分别连接到第十一NMOS晶体管M₁₁的栅极和第十二NMOS晶体管M₁₂的栅极。当中间正向输出节点IO+和中间反向输出节点IO-充电到第十一NMOS晶体管M₁₁和第十二NMOS晶体管M₁₂进入截止区域时，动态锁存比较器电路开始进入评估阶段。如果差分信号正电压Vin+大于差分信号负电压Vin-，中间反向输出节点IO-节点电位上升速度比中间正向输出节点IO+快。因此，在评估结束时，反相输出节点OUTn放电回GND并将电荷输出到外部电源VDD。

在该具体实例中，该常规动态锁存比较器电路在进入评估阶段之前还处于延迟阶段，增加了功耗，并且会通过该常规动态锁存比较器电路的输入管的寄生电容，即第一PMOS晶体管M₁和第二PMOS晶体管M₂的寄生电容，对输入的差分信号产生回踢噪声。

图2是本申请混合双尾动态锁存比较器的一个具体实施方式的示意图。

如图2所示，本申请的混合双尾动态锁存比较器包括预放大输入单元、锁存结构单元，还包括预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中电位状态包括充电状态和放电状态；交叉耦合单元，其对混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接预放大输入单元的两个输出端和锁存结构单元的两个输入端；反馈控制单元，其对中间输出节点接收到的信号进行反馈，并根据锁存结构单元的输入信号控制反馈控制单元的通断，其两个输入端对应连接交叉耦合单元的两个输入端。

在本申请的一个具体实施例中，中间输出节点包括中间正向输出节点和中间反向输出节点，中间输出节点的电位状态包括充电状态和放电状态，其中，在充电状态时，中间输出节点的电位升高，最终与外部电源电位相同，在放电状态时，中间输出节点的电位降低，最终与地端电位相同。

图3是本申请一种混合双尾动态锁存比较器的一个具体实例的示意图。

如图3所示，在本申请的一个具体实例中，当中间输出节点处于充电状态时，中间正向输出节点IO+和中间反向输出节点IO-以不相等的速率分别进行充电，二者的速率取决于差分信号正电压Vin+和差分信号负电压Vin-，若Vin+的值大于Vin-的值，则中间反向输出节点IO-的充电速率大于中间正向输出节点IO+的充电速率。当中间输出节点处于放电状态时，中间正向输出节点IO+和中间反向输出节点IO-的电位直接降低到与地端电位相等。

在本申请的一个具体实施例中，锁存结构单元包括锁存时钟控制电路，锁存时钟控制电路接收反相时钟信号控制锁存结构单元的输出节点的工作阶段，其中，工作阶段包括复位阶段和评估阶段。

在本申请的一个具体实施例中，锁存结构单元包括第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管以及第十二NMOS晶体管，其中，第十一NMOS晶体管的栅极连接锁存结构单元的负输入端，其漏极分别连接第五PMOS晶体管的漏极和第七PMOS晶体管的漏极，其源极连接第九NMOS晶体管的漏极，第九NMOS晶体管的源极接地，第九NMOS晶体管的栅极连接第七PMOS晶体管的栅极，第五PMOS晶体管的源极和第七PMOS晶体管的源极接外部电源；第十二NMOS晶体管的栅极连接锁存结构单元的正输入端，其漏极分别连接第六PMOS晶体管的漏极和第八PMOS晶体管的漏极，其源极连接第十NMOS晶体管的漏极，第十NMOS晶体管的源极接地，第十NMOS晶体管的栅极连接第八PMOS晶体管的栅极，第六PMOS晶体管的源极和第八PMOS晶体管的源极接外部电源。

在本申请的一个具体实施例中，锁存时钟控制电路包括第五PMOS晶体管和第六PMOS晶体管，反相时钟信号通过第五PMOS晶体管的栅极和第六PMOS晶体管的栅极输入。

在本申请的一个具体实施例中，锁存结构单元的输出节点包括反相输出节点和同相输出节点，其中反相输出节点分别连接在第十一NMOS晶体管的漏极和第十NMOS晶体管的栅极，同相输出节点分别连接在第十二NMOS晶体管的漏极和第九NMOS晶体管的栅极。

在本申请的一个具体实例中，第十一NMOS晶体管M₁₁的栅极作为锁存结构单元的负输入端，第十一NMOS晶体管M₁₁的漏极连接第五PMOS晶体管M₅的漏极和第七PMOS晶体管M₇的漏极，第十一NMOS晶体管M₁₁的源极连接第九NMOS晶体管M₉的漏极，第九NMOS晶体管M₉的源极接地，第九NMOS晶体管M₉的栅极连接第七PMOS晶体管M₇的栅极，第五PMOS晶体管M₅的源极和第七PMOS晶体管M₇的源极接外部电源VDD，第十二NMOS晶体管M₁₂的栅极作为锁存结构单元的正输入端，第十二NMOS晶体管M₁₂的漏极连接第六PMOS晶体管M₆的漏极和第八PMOS晶体管M₈的漏极，第十二NMOS晶体管M₁₂的源极连接第十NMOS晶体管M₁₀的漏极，第十NMOS晶体管M₁₀的源极接地，第十NMOS晶体管M₁₀的栅极连接第八PMOS晶体管M₈的栅极，第六PMOS晶体管M₆的源极和第八PMOS晶体管M₈的源极接外部电源VDD。反相输出节点OUTn连接在第十一NMOS晶体管M₁₁的漏极，第五PMOS晶体管M₅的漏极和第七PMOS晶体管M₇的漏极之间，同相输出节点OUTp连接在第十二NMOS晶体管M₁₂的漏极，第六PMOS晶体管M₆的漏极和第八PMOS晶体管M₈的漏极之间。

在本申请的一个具体实例中，在复位阶段时，输出节点中的反相输出节点OUTn和同相输出节点OUTp的电位均被拉高到与外部电源VDD相等的高电位，其中，中间正向输出节点IO+和中间反向输出节点IO-接地；在评估阶段时，若差分信号正电压Vin+的值大于差分信号负电压Vin-的值，由于中间反向输出节点IO-的充电速率大于中间正向输出节点IO+的充电速率，中间反向输出节点IO-会处于完全充电的状态，中间正向输出节点IO+电位接近地，输出节点中的反相输出节点OUTn的放电速度比同相输出节点OUTp的放电速度快，反相输出节点OUTn向地放电。

在本申请的一个具体实施例中，交叉耦合单元包括第一负载NMOS晶体管和第二负载NMOS晶体管，其中，第一负载NMOS晶体管的漏极连接锁存结构单元的正输入端，其栅极连接锁存结构单元的负输入端，其源极接地；第二负载NMOS晶体管的漏极连接锁存结构单元的负输入端，其栅极连接锁存结构单元的正输入端，其源极接地，其中，锁存结构单元的负输入端连接中间反向输出节点，锁存结构单元的正输入端连接中间正向输出节点。

在本申请的一个具体实例中，交叉耦合单元中的第一负载NMOS晶体管M_L1的漏极和第二负载NMOS晶体管M_L2的栅极均连接中间正向输出节点IO+，第一负载NMOS晶体管M_L1的栅极和第二负载NMOS晶体管M_L2的漏极连接中间反向输出节点IO-，第一负载NMOS晶体管M_L1的源极和第二负载NMOS晶体管M_L2的源极均接地。

在本申请的一个具体实施例中，预放大时钟控制单元包括第三NMOS晶体管、第四NMOS晶体管和第十三PMOS晶体管，其中，同相时钟信号通过第三NMOS晶体管的栅极、第四NMOS晶体管的栅极和第十三PMOS晶体管的栅极输入，第三NMOS晶体管的源极和第四NMOS晶体管的源极接地，第十三PMOS晶体管的源极接外部电源。

在本申请的一个具体实施例中，预放大输入单元包括第一PMOS晶体管和第二PMOS晶体管，其中，第一PMOS晶体管的栅极连接差分信号的正输入端，其漏极连接预放大时钟控制单元中的第三NMOS晶体管的漏极；第二PMOS晶体管的栅极连接差分信号的负输入端，其漏极连接预放大时钟控制单元中的第四NMOS晶体管的漏极。

在本申请的一个具体实例中，差分信号的正输入端输入差分信号正电压Vin+，差分信号的负输入端输入差分信号负电压Vin-。

在本申请的一个具体实施例中，反馈控制单元包括第一开关PMOS晶体管和第二开关PMOS晶体管，其中，第一开关PMOS晶体管的栅极连接中间正向输出节点，其漏极连接预放大输入单元中的第一PMOS晶体管的源极，其源极连接预放大时钟控制单元中的第十三PMOS晶体管的漏极；第二开关PMOS晶体管的栅极连接中间反向输出节点，其漏极连接预放大输入单元中的第二PMOS晶体管的源极，其源极连接预放大时钟控制单元中的第十三PMOS晶体管的漏极。

在本申请的一个具体实例中，同相时钟信号CLK通过预放大时钟控制单元中的第三NMOS晶体管M₃的栅极、第四NMOS晶体管M₄的栅极和第十三PMOS晶体管M₁₃的栅极输入，差分信号正电压Vin+通过预放大输入单元中的第一PMOS晶体管M₁的栅极输入，差分信号负电压Vin-通过预放大输入单元中的第二PMOS晶体管M₂的栅极输入，第十三PMOS晶体管M₁₃的源极接外部电源，第十三PMOS晶体管M₁₃的漏极接反馈控制单元中的第一开关PMOS晶体管M_SW1的源极和第二开关PMOS晶体管M_SW2的源极，第一开关PMOS晶体管M_SW1的栅极连接中间正向输出节点IO+，第一开关PMOS晶体管M_SW1的漏极连接第一PMOS晶体管M₁的源极，第二开关PMOS晶体管M_SW2的栅极连接中间反向输出节点IO-，第二开关PMOS晶体管M_SW2的漏极连接第二PMOS晶体管M₂的源极，第一PMOS晶体管M₁的漏极连接第三NMOS晶体管M₃的漏极，第二PMOS晶体管M₂的漏极连接第四NMOS晶体管M₄的漏极，第三NMOS晶体管M₃的源极和第四NMOS晶体管M₄的源极接地，中间正向输出节点IO+设置在第一PMOS晶体管M₁的漏极和第三NMOS晶体管M₃的漏极之间，中间反向输出节点IO-设置在第二PMOS晶体管M₂的漏极和第四NMOS晶体管M₄的漏极之间。

在本申请的一个具体实例中，结合图3对本申请的混合双尾动态锁存比较器的整体工作过程进行说明。如图3所示的一种混合双尾动态锁存比较器，它在传统的动态锁存比较器基础上做出新的改进。图3设计了一对交叉耦合的第一负载NMOS晶体管M_L1和第二负载NMOS晶体管M_L2，以提高有效跨导和中间差分电压ΔVIO+(–)，从而提高了电路的信号处理速度。第一开关PMOS晶体管M_SW1和第二开关PMOS晶体管M_SW2被夹在第十三PMOS晶体管M₁₃与第一PMOS晶体管M₁和第二PMOS晶体管M₂中间作为开关，以停止静态功耗。因此，与传统设计相比，由于中间差分电压ΔVIO+(–)的指数增长具有最佳的功耗，混合双尾动态锁存比较器的延迟被有效地减少。在复位阶段，即同相时钟信号CLK＝“1”和反相时钟信号CLKn＝“0”，第三NMOS晶体管M₃和第四NMOS晶体管M₄使得中间反向输出节点IO-和中间正向输出节点IO+节点都接地，因此，第一负载NMOS晶体管M_L1和第二负载NMOS晶体管M_L2被切断，第五PMOS晶体管M₅和第六PMOS晶体管M₆将反相输出节点OUTn和同相输出节点OUTp的电位拉到外部电源VDD。在评估阶段，即同相时钟信号CLK＝“0”和反相时钟信号CLKn＝“1”，第三NMOS晶体管M₃和第四NMOS晶体管M₄关闭。在这个评估阶段的开始，第一负载NMOS晶体管M_L1和第二负载NMOS晶体管M_L2仍然处于关闭状态，因为中间反向输出节点IO-和中间正向输出节点IO+的电位均接近地GND。中间反向输出节点IO-和中间正向输出节点IO+开始以不等的速率充电，具体充电速率取决于Vin+和Vin–。当Vin+>Vin–，中间反向输出节点IO-的充电速度比中间正向输出节点IO+快。只要中间反向输出节点IO-继续充电，相应的第一负载NMOS晶体管M_L1就开始打开，第一负载NMOS晶体管M_L1拉动中间正向输出节点IO+节点的电位到GND。因此，第二负载NMOS晶体管M_L2保持截止，中间反向输出节点IO-完全充电，由于第一负载NMOS晶体管M_L1在第二负载NMOS晶体管M_L2之前打开，反相输出节点OUTn的放电速度比同相输出节点OUTp快。当第八PMOS晶体管M₈在第七PMOS晶体管M₇之前打开时，将反相输出节点OUTn的电位拉回到外部电源VDD。在评估阶段结束时(或锁存器设置好)，反相输出节点OUTn向地GND放电并输出预充电外部电源VDD。

在本申请的一个具体实例中，在该混合双尾动态锁存比较器的电路结构中，中间反向输出节点IO-和中间正向输出节点IO+两节点之间的电压差(VIO-(+))呈指数增长，与传统的动态锁存比较器相比，其再生时间更短。尽管本申请提出的想法是有成效的，但考虑到负载NMOS晶体管中的一个点，即外部电源VDD通过第十三PMOS晶体管的输入端和尾部的第三NMOS晶体管、第四NMOS晶体管到地GND的直流通路，从而导致静态功耗。为了解决这个问题，将两个开关PMOS晶体管(M_SW1和M_SW2)设置在该混合双尾动态锁存比较器的电路结构中，如图3所示。

以上描述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种混合双尾动态锁存比较器，包括预放大输入单元、锁存结构单元，其特征在于，包括：

预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中所述电位状态包括充电状态和放电状态；

交叉耦合单元，其对所述混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接所述预放大输入单元的两个输出端和所述锁存结构单元的两个输入端；

反馈控制单元，其对所述中间输出节点接收到的信号进行反馈，并根据所述锁存结构单元的输入信号控制所述反馈控制单元的通断，其两个输入端对应连接所述交叉耦合单元的两个输入端。

2.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述中间输出节点包括中间正向输出节点和中间反向输出节点，其中，在所述充电状态时，所述中间输出节点的电位升高，最终与所述外部电源电位相同，在所述放电状态时，所述中间输出节点的电位降低，最终与地端电位相同。

3.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述锁存结构单元包括锁存时钟控制电路，所述锁存时钟控制电路接收反相时钟信号控制所述锁存结构单元的输出节点的工作阶段，其中，所述工作阶段包括复位阶段和评估阶段。

4.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述交叉耦合单元包括第一负载NMOS晶体管和第二负载NMOS晶体管，其中，

所述第一负载NMOS晶体管的漏极连接所述锁存结构单元的正输入端，其栅极连接所述锁存结构单元的负输入端，其源极接地；

所述第二负载NMOS晶体管的漏极连接所述锁存结构单元的负输入端，其栅极连接所述锁存结构单元的正输入端，其源极接地，其中，所述锁存结构单元的负输入端连接所述中间反向输出节点，所述锁存结构单元的正输入端连接所述中间正向输出节点。

5.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述预放大时钟控制单元包括第三NMOS晶体管、第四NMOS晶体管和第十三PMOS晶体管，其中，

所述同相时钟信号通过所述第三NMOS晶体管的栅极、所述第四NMOS晶体管的栅极和所述第十三PMOS晶体管的栅极输入，所述第三NMOS晶体管的源极和所述第四NMOS晶体管的源极接地，所述第十三PMOS晶体管的源极接外部电源。

6.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述预放大输入单元包括第一PMOS晶体管和第二PMOS晶体管，其中，

所述第一PMOS晶体管的栅极连接差分信号的正输入端，其漏极连接所述预放大时钟控制单元中的所述第三NMOS晶体管的漏极；

所述第二PMOS晶体管的栅极连接所述差分信号的负输入端，其漏极连接所述预放大时钟控制单元中的所述第四NMOS晶体管的漏极。

7.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述反馈控制单元包括第一开关PMOS晶体管和第二开关PMOS晶体管，其中，

所述第一开关PMOS晶体管的栅极连接所述中间正向输出节点，其漏极连接所述预放大输入单元中的所述第一PMOS晶体管的源极，其源极连接所述预放大时钟控制单元中的所述第十三PMOS晶体管的漏极；

所述第二开关PMOS晶体管的栅极连接所述中间反向输出节点，其漏极连接所述预放大输入单元中的所述第二PMOS晶体管的源极，其源极连接所述预放大时钟控制单元中的所述第十三PMOS晶体管的漏极。

8.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述锁存结构单元包括第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管以及第十二NMOS晶体管，其中，

所述第十一NMOS晶体管的栅极连接所述锁存结构单元的负输入端，其漏极分别连接所述第五PMOS晶体管的漏极和所述第七PMOS晶体管的漏极，其源极连接所述第九NMOS晶体管的漏极，所述第九NMOS晶体管的源极接地，所述第九NMOS晶体管的栅极连接所述第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极和所述第七PMOS晶体管的源极接外部电源；

所述第十二NMOS晶体管的栅极连接所述锁存结构单元的正输入端，其漏极分别连接所述第六PMOS晶体管的漏极和所述第八PMOS晶体管的漏极，其源极连接所述第十NMOS晶体管的漏极，所述第十NMOS晶体管的源极接地，所述第十NMOS晶体管的栅极连接所述第八PMOS晶体管的栅极，所述第六PMOS晶体管的源极和所述第八PMOS晶体管的源极接外部电源。

9.如权利要求3所述的混合双尾动态锁存比较器，其特征在于，所述锁存时钟控制电路包括所述第五PMOS晶体管和所述第六PMOS晶体管，所述反相时钟信号通过所述第五PMOS晶体管的栅极和所述第六PMOS晶体管的栅极输入。

10.如权利要求3所述的混合双尾动态锁存比较器，其特征在于，所述锁存结构单元的输出节点包括反相输出节点和同相输出节点，其中所述反相输出节点分别连接在所述第十一NMOS晶体管的漏极和所述第十NMOS晶体管的栅极，所述同相输出节点分别连接在所述第十二NMOS晶体管的漏极和所述第九NMOS晶体管的栅极。

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