CN113472327B - 一种高速低功耗的双尾电流动态比较器电路 - Google Patents
一种高速低功耗的双尾电流动态比较器电路 Download PDFInfo
- Publication number
- CN113472327B CN113472327B CN202110943715.0A CN202110943715A CN113472327B CN 113472327 B CN113472327 B CN 113472327B CN 202110943715 A CN202110943715 A CN 202110943715A CN 113472327 B CN113472327 B CN 113472327B
- Authority
- CN
- China
- Prior art keywords
- transistor
- pmos
- nmos
- transistors
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种高速低功耗的双尾电流动态比较器电路。
背景技术
随着科学技术的进步和电子通信产业的发展，信号处理技术得到了广泛的应用，极大的推动了各个产业的革新和进步，方便和优化了人类的生活。比较器作为数据转换器的重要组成部分，其延时、功耗、失调直接影响着信号与数据处理的性能指标，产业和公司为了追求性能和收益，高速低功耗成了电子产品的重要发展方向。相比较于传统动态比较器，双尾电流动态比较器有两路尾电流，一路用于输入部分，提供较小的电流以降低预放大器的失调程度；另一路用于锁存部分，提供较大的电流以降低锁存电路的延时。
如图1所示为现有技术中一种经典的高速双尾电流动态比较器，复位阶段，CLK1为0(CLK2为CLK1延迟信号)，M9和M10均处于关断状态，M3和M4导通一段时间，锁存节点被上拉至VDD；锁存阶段，CLK1为1，M9和M10均处于导通状态，M3和M4关断，输入信号从M1和M2组成的差分输入进入预放大器，放大后的信号在M5～M8交叉耦合组成的锁存结构的处理下，得到了比较器对输入信号的比较结果。两个锁存节点输出不同，与CLK1在AND门和XNOR门的组合下使M9闭合。
该电路结构存在一个严重的缺点：假设IN+大于IN-时，在锁存阶段，比较器输出结果后，M9虽然已经关断，但M8、M2、M1、M5和M10均处于导通状态，形成一条静态电流的通路，因此产生了较大的功耗，影响了双尾电流动态比较器电路的性能。
发明内容
本发明的目的是提供一种高速低功耗的双尾电流动态比较器电路，该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，在保留了双尾电流动态比较器优点的基础上，进一步降低了锁存阶段的功耗。
本发明的目的是通过以下技术方案实现的：
一种高速低功耗的双尾电流动态比较器电路，所述电路包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路；
所述BUFFER电路包括NMOS晶体管M16和M18，PMOS晶体管M15和M17，其中：
PMOS晶体管M15和NMOS晶体管M16组成一个反相器，PMOS晶体管M17和NMOS晶体管M18组成另一个反相器；
两个反相器并联构成一个BUFFER电路，从所述BUFFER电路的输入端输入时钟信号CLK1，能够在所述BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；
所述预放大电路包括NMOS晶体管M1、M2、M5、M6、M13和PMOS晶体管M3、M4，其中：
PMOS晶体管M3、M4和NMOS晶体管M5、M6组成两个类似于反相器的结构来控制输入进所述预放大电路的信号；
当时钟信号CLK2为GND时，PMOS晶体管M3、M4导通，NMOS晶体管M5、M6关断，所述预放大电路的输入端M1和M2分别输入信号IN+和IN-；
当时钟信号CLK2为VDD时，PMOS晶体管M3、M4关断，NMOS晶体管M5、M6导通，所述预放大电路的输入端M1和M2输入均为零，NMOS晶体管M1和M2关断；通过控制NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能，从而降低锁存阶段的功耗；
NMOS晶体管M13作为所述预放大电路的尾电流，当时钟信号CLK1为VDD时导通，为所述预放大电路提供电流；
所述锁存器结构包括NMOS晶体管M9、M10、M14和PMOS晶体管M7、M8、M11、M12，其中：
PMOS晶体管M7和M8组成复位控制电路，当时钟信号CLK2为GND时，PMOS晶体管M7和M8导通，且所述预放大电路中的NMOS晶体管M1和M2导通，此时比较器电路处于复位阶段，锁存输出端OUT+和OUT-被复位至VDD；
PMOS晶体管M11、M12和NMOS晶体管M9、M10组成两个交叉耦合的反相器，这两个交叉耦合的反相器构成锁存结构，在锁存阶段，通过该锁存结构将锁存输出端OUT+和OUT-锁存在相应的状态，以此实现快速锁存功能。
由上述本发明提供的技术方案可以看出，上述电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，在保留了双尾电流动态比较器优点的基础上，进一步降低了锁存阶段的功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为现有技术中一种经典的高速双尾电流动态比较器；
图2为本发明实施例提供的高速低功耗的双尾电流动态比较器电路结构示意图；
图3为本发明实施例所提供的双尾电流动态比较器的工作时序仿真结果图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图2为本发明实施例提供的高速低功耗的双尾电流动态比较器电路结构示意图，所述电路包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路；
所述BUFFER电路包括NMOS晶体管M16和M18，PMOS晶体管M15和M17，其中：
PMOS晶体管M15和NMOS晶体管M16组成一个反相器，PMOS晶体管M17和NMOS晶体管M18组成另一个反相器；
两个反相器并联构成一个BUFFER电路，从所述BUFFER电路的输入端输入时钟信号CLK1，能够在所述BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；
所述预放大电路包括NMOS晶体管M1、M2、M5、M6、M13和PMOS晶体管M3、M4，其中：
PMOS晶体管M3、M4和NMOS晶体管M5、M6组成两个类似于反相器的结构来控制输入进所述预放大电路的信号；
当时钟信号CLK2为GND时，PMOS晶体管M3、M4导通，NMOS晶体管M5、M6关断，所述预放大电路的输入端M1和M2分别输入信号IN+和IN-；
当时钟信号CLK2为VDD时，PMOS晶体管M3、M4关断，NMOS晶体管M5、M6导通，所述预放大电路的输入端M1和M2输入均为零，NMOS晶体管M1和M2关断；通过控制NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能，从而降低锁存阶段的功耗；
NMOS晶体管M13作为所述预放大电路的尾电流，当时钟信号CLK1为VDD时导通，为所述预放大电路提供电流；
所述锁存器结构包括NMOS晶体管M9、M10、M14和PMOS晶体管M7、M8、M11、M12，其中：
PMOS晶体管M7和M8组成复位控制电路，当时钟信号CLK2为GND时，PMOS晶体管M7和M8导通，且所述预放大电路中的NMOS晶体管M1和M2导通，此时比较器电路处于复位阶段，锁存输出端OUT+和OUT-被复位至VDD；
PMOS晶体管M11、M12和NMOS晶体管M9、M10组成两个交叉耦合的反相器，这两个交叉耦合的反相器构成锁存结构，在锁存阶段，通过该锁存结构将锁存输出端OUT+和OUT-锁存在相应的状态，以此实现快速锁存功能。
具体实现中，如图2所示，所述BUFFER电路内各部件的连接关系为：
PMOS晶体管M15的源极与本地电源VDD相连，栅极和漏极分别于NMOS晶体管M16的栅极和漏极相连；
NMOS晶体管M16的源极与本地GND相连；
PMOS晶体管M17的源极与本地电源VDD相连，栅极和漏极分别于NMOS晶体管M18的栅极和漏极相连；
NMOS晶体管M18的源极与本地GND相连；
所述BUFFER电路的输入端是PMOS晶体管M15与NMOS晶体管M16相连的栅极；
所述BUFFER电路的输出端是PMOS晶体管M17与NMOS晶体管M18相连的漏极；
PMOS晶体管M15与NMOS晶体管M16相连的栅极连接PMOS晶体管M17与NMOS晶体管M18相连的漏极，以使两个反相器连接在一起。
具体实现中，如图2所示，所述预放大电路内各部件的连接关系为：
PMOS晶体管M3的源极与输入信号IN+相连，栅极和漏极分别与NMOS晶体管M5的栅极和漏极相连；
NMOS晶体管M5的源极与本地GND相连；
PMOS晶体管M4的源极与输入信号IN-相连，栅极和漏极分别于NMOS晶体管M6的栅极和漏极相连；
NMOS晶体管M6的源极与本地GND相连；
PMOS晶体管M3与NMOS晶体管M5相连的栅极与所述BUFFER电路的输出端相连，PMOS晶体管M3和NMOS晶体管M5相连的漏极连接NMOS晶体管M1的栅极；
PMOS晶体管M4与NMOS晶体管M6相连的栅极与所述BUFFER电路的输出端相连，PMOS晶体管M4与NMOS晶体管M6相连的漏极连接NMOS晶体管M2的栅极；
NMOS晶体管M1和M2的漏极分别连接锁存的输出端OUT-和OUT+，源极共同连接NMOS晶体管M13的漏极；
NMOS晶体管M13的栅极连接时钟信号CLK1，源极连接本地GND。
具体实现中，如图2所示，所述锁存器结构内各部件的连接关系为：
PMOS晶体管M7、M8、M11和M12的源极均与本地电源VDD相连；
PMOS晶体管M7、M8的栅极均与所述BUFFER电路的输出端相连；
PMOS晶体管M11的栅极与NMOS晶体管M9的栅极相连于锁存输出端OUT+；
PMOS晶体管M12的栅极与NMOS晶体管M10的栅极相连于锁存输出端OUT-；
PMOS晶体管M7、M11的漏极和PMOS晶体管M9的漏极相连于锁存输出端OUT-；
PMOS晶体管M8、M12的漏极和PMOS晶体管M10的漏极相连于锁存输出端OUT+；
NMOS晶体管M9和M10的源极共同连接NMOS晶体管M14的漏极；
NMOS晶体管M14的栅极与所述BUFFER电路的输出端相连，源极连接本地GND。
基于上述的结构，如图3所示为本发明实施例所提供的双尾电流动态比较器的工作时序仿真结果图，该比较器电路的工作过程具体为：
1、复位阶段
当CLK1＝0,CLK2＝0时，PMOS晶体管M3、M4导通NMOS晶体管M5、M6关断，NMOS晶体管M1和M2导通，因为PMOS晶体管M7和M8导通，NMOS晶体管M13和M14关断，所以导通锁存输出为OUT+和OUT-被复位至VDD。
2、锁存阶段
当CLK1＝1,CLK2＝0时(很短暂)，PMOS晶体管M3、M4导通NMOS晶体管M5、M6关断，预放大器输入端M1和M2输入分别为输入信号IN+和IN-，NMOS晶体管M1和M2导通，此时NMOS晶体管M13导通和M14关断，处于预放大阶段，将输入信号IN+和IN-进行放大后送到锁存输出端并由锁存结构进行锁存输出。
当CLK1＝1,CLK2＝1时，PMOS晶体管M3、M4关断NMOS晶体管M5、M6导通，预放大器输入端M1和M2输入为零，NMOS晶体管M1和M2关断，阻断所有静态电流通路。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例所述比较器电路没有用到AND门和XNOR门，利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，在保留了双尾电流动态比较器优点的基础上，进一步降低了锁存阶段的功耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (4)
1.一种高速低功耗的双尾电流动态比较器电路，其特征在于，所述电路包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路；
所述BUFFER电路包括NMOS晶体管M16和M18，PMOS晶体管M15和M17，其中：
PMOS晶体管M15和NMOS晶体管M16组成一个反相器，PMOS晶体管M17和NMOS晶体管M18组成另一个反相器；
两个反相器并联构成一个BUFFER电路，从所述BUFFER电路的输入端输入时钟信号CLK1，能够在所述BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；
所述预放大电路包括NMOS晶体管M1、M2、M5、M6、M13和PMOS晶体管M3、M4，其中：
PMOS晶体管M3、M4和NMOS晶体管M5、M6组成两个类似于反相器的结构来控制输入进所述预放大电路的信号；
当时钟信号CLK2为GND时，PMOS晶体管M3、M4导通，NMOS晶体管M5、M6关断，所述预放大电路的输入端M1和M2分别输入信号IN+和IN-；
当时钟信号CLK2为VDD时，PMOS晶体管M3、M4关断，NMOS晶体管M5、M6导通，所述预放大电路的输入端M1和M2输入均为零，NMOS晶体管M1和M2关断；通过控制NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能，从而降低锁存阶段的功耗；
NMOS晶体管M13作为所述预放大电路的尾电流，当时钟信号CLK1为VDD时导通，为所述预放大电路提供电流；
所述锁存器结构包括NMOS晶体管M9、M10、M14和PMOS晶体管M7、M8、M11、M12，其中：
PMOS晶体管M7和M8组成复位控制电路，当时钟信号CLK2为GND时，PMOS晶体管M7和M8导通，且所述预放大电路中的NMOS晶体管M1和M2导通，此时比较器电路处于复位阶段，锁存输出端OUT+和OUT-被复位至VDD；
PMOS晶体管M11、M12和NMOS晶体管M9、M10组成两个交叉耦合的反相器，这两个交叉耦合的反相器构成锁存结构，在锁存阶段，通过该锁存结构将锁存输出端OUT+和OUT-锁存在相应的状态，以此实现快速锁存功能。
2.根据权利要求1所述高速低功耗的双尾电流动态比较器电路，其特征在于，所述BUFFER电路内各部件的连接关系为：
PMOS晶体管M15的源极与本地电源VDD相连，栅极和漏极分别于NMOS晶体管M16的栅极和漏极相连；
NMOS晶体管M16的源极与本地GND相连；
PMOS晶体管M17的源极与本地电源VDD相连，栅极和漏极分别于NMOS晶体管M18的栅极和漏极相连；
NMOS晶体管M18的源极与本地GND相连；
所述BUFFER电路的输入端是PMOS晶体管M15与NMOS晶体管M16相连的栅极；
所述BUFFER电路的输出端是PMOS晶体管M17与NMOS晶体管M18相连的漏极；
PMOS晶体管M15与NMOS晶体管M16相连的栅极连接PMOS晶体管M17与NMOS晶体管M18相连的漏极，以使两个反相器连接在一起。
3.根据权利要求1所述高速低功耗的双尾电流动态比较器电路，其特征在于，所述预放大电路内各部件的连接关系为：
PMOS晶体管M3的源极与输入信号IN+相连，栅极和漏极分别与NMOS晶体管M5的栅极和漏极相连；
NMOS晶体管M5的源极与本地GND相连；
PMOS晶体管M4的源极与输入信号IN-相连，栅极和漏极分别于NMOS晶体管M6的栅极和漏极相连；
NMOS晶体管M6的源极与本地GND相连；
PMOS晶体管M3与NMOS晶体管M5相连的栅极与所述BUFFER电路的输出端相连，PMOS晶体管M3和NMOS晶体管M5相连的漏极连接NMOS晶体管M1的栅极；
PMOS晶体管M4与NMOS晶体管M6相连的栅极与所述BUFFER电路的输出端相连，PMOS晶体管M4与NMOS晶体管M6相连的漏极连接NMOS晶体管M2的栅极；
NMOS晶体管M1和M2的漏极分别连接锁存输出端OUT-和OUT+，源极共同连接NMOS晶体管M13的漏极；
NMOS晶体管M13的栅极连接时钟信号CLK1，源极连接本地GND。
4.根据权利要求1所述高速低功耗的双尾电流动态比较器电路，其特征在于，所述锁存器结构内各部件的连接关系为：
PMOS晶体管M7、M8、M11和M12的源极均与本地电源VDD相连；
PMOS晶体管M7、M8的栅极均与所述BUFFER电路的输出端相连；
PMOS晶体管M11的栅极与NMOS晶体管M9的栅极相连于锁存输出端OUT+；
PMOS晶体管M12的栅极与NMOS晶体管M10的栅极相连于锁存输出端OUT-；
PMOS晶体管M7、M11的漏极和PMOS晶体管M9的漏极相连于锁存输出端OUT-；
PMOS晶体管M8、M12的漏极和PMOS晶体管M10的漏极相连于锁存输出端OUT+；
NMOS晶体管M9和M10的源极共同连接NMOS晶体管M14的漏极；
NMOS晶体管M14的栅极与所述BUFFER电路的输出端相连，源极连接本地GND。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110943715.0A CN113472327B (zh) | 2021-08-17 | 2021-08-17 | 一种高速低功耗的双尾电流动态比较器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110943715.0A CN113472327B (zh) | 2021-08-17 | 2021-08-17 | 一种高速低功耗的双尾电流动态比较器电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113472327A CN113472327A (zh) | 2021-10-01 |
| CN113472327B true CN113472327B (zh) | 2023-06-20 |
Family
ID=77866707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110943715.0A Active CN113472327B (zh) | 2021-08-17 | 2021-08-17 | 一种高速低功耗的双尾电流动态比较器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113472327B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101282117A (zh) * | 2007-04-05 | 2008-10-08 | 中国科学院微电子研究所 | 一种动态比较器 |
| CN103400597A (zh) * | 2013-07-25 | 2013-11-20 | 安徽大学 | 一种超低功耗混合型内容可寻址存储器 |
| CN106374929A (zh) * | 2016-12-02 | 2017-02-01 | 桂林电子科技大学 | 一种快速响应动态锁存比较器 |
| CN107294535A (zh) * | 2016-04-11 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 比较器及逐次逼近型模数转换器 |
| CN107888171A (zh) * | 2017-11-16 | 2018-04-06 | 上海北京大学微电子研究院 | 一种高速低回踢噪声动态比较器及电路 |
| CN108540130A (zh) * | 2018-04-10 | 2018-09-14 | 中国科学院微电子研究所 | 一种动态比较器 |
| CN112653433A (zh) * | 2020-12-14 | 2021-04-13 | 重庆百瑞互联电子技术有限公司 | 一种混合双尾动态锁存比较器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108574489B (zh) * | 2017-03-09 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 一种比较器及逐次逼近式模拟数字转换器 |
| CN108494388B (zh) * | 2018-03-22 | 2020-10-09 | 中国电子科技集团公司第二十四研究所 | 一种高速低噪声动态比较器 |
| EP3672077B1 (en) * | 2018-12-19 | 2022-07-27 | Socionext Inc. | Comparator circuitry |
-
2021
- 2021-08-17 CN CN202110943715.0A patent/CN113472327B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101282117A (zh) * | 2007-04-05 | 2008-10-08 | 中国科学院微电子研究所 | 一种动态比较器 |
| CN103400597A (zh) * | 2013-07-25 | 2013-11-20 | 安徽大学 | 一种超低功耗混合型内容可寻址存储器 |
| CN107294535A (zh) * | 2016-04-11 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 比较器及逐次逼近型模数转换器 |
| CN106374929A (zh) * | 2016-12-02 | 2017-02-01 | 桂林电子科技大学 | 一种快速响应动态锁存比较器 |
| CN107888171A (zh) * | 2017-11-16 | 2018-04-06 | 上海北京大学微电子研究院 | 一种高速低回踢噪声动态比较器及电路 |
| CN108540130A (zh) * | 2018-04-10 | 2018-09-14 | 中国科学院微电子研究所 | 一种动态比较器 |
| CN112653433A (zh) * | 2020-12-14 | 2021-04-13 | 重庆百瑞互联电子技术有限公司 | 一种混合双尾动态锁存比较器 |
Non-Patent Citations (2)
| Title |
|---|
| 一种高速高精度动态比较器;朱智勇;段吉海;邓进丽;徐卫林;韦雪明;;微电子学(第02期);全文 * |
| 一种高速高精度比较器的设计;郭永恒;陆铁军;王宗民;;微电子学与计算机(第01期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113472327A (zh) | 2021-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2017049989A1 (zh) | 一种高速低功耗动态比较器 | |
| US7119602B2 (en) | Low-skew single-ended to differential converter | |
| US7403045B2 (en) | Comparator circuit with reduced switching noise | |
| US8026760B1 (en) | Gain enhanced switched capacitor circuit and method of operation | |
| EP3314767B1 (en) | High speed latch and method | |
| JP5275367B2 (ja) | 比較器およびａ／ｄ変換器 | |
| JP2003078407A (ja) | 高速サンプリングレシーバー | |
| JP6769548B2 (ja) | 比較回路 | |
| US5491455A (en) | Differential-to-single ended translator that generates an output signal with very small signal distortion | |
| CN112653433B (zh) | 一种混合双尾动态锁存比较器 | |
| US7679406B2 (en) | Comparator having a preamplifier with power saved while latching data | |
| JP2005151438A (ja) | コンパレータ回路 | |
| CN113472327B (zh) | 一种高速低功耗的双尾电流动态比较器电路 | |
| CN112332819A (zh) | 一种两阶段低功耗高速比较器 | |
| CN111313871B (zh) | 动态预放大电路和动态比较器 | |
| CN112187226A (zh) | 一种低压低功耗的动态比较器 | |
| CN110601695B (zh) | 一种高精度动态比较器 | |
| US7196550B1 (en) | Complementary CMOS driver circuit with de-skew control | |
| US6294940B1 (en) | Symmetric clock receiver for differential input signals | |
| US4663546A (en) | Two state synchronizer | |
| CN214154474U (zh) | 一种低压低功耗的动态比较器 | |
| CN116633342B (zh) | 一种占空比优化的cml到cmos电平的转换电路 | |
| JP4189283B2 (ja) | 低電圧で安定的に動作する比較器 | |
| US5977808A (en) | Latch circuit and arithmetic unit having the same | |
| JP2009194560A (ja) | 分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |