CN103400597A - 一种超低功耗混合型内容可寻址存储器 - Google Patents

Abstract

本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。

Description

一种超低功耗混合型内容可寻址存储器

技术领域

本发明涉及存储技术领域，尤其涉及一种超低功耗混合型内容可寻址存储器（内容可寻址存储器的英文为Content Addressable Memory，简写为CAM）。

背景技术

在现代SoC（System on Chip，片上系统）中，片上高速微处理器与主存储器之间的速度差异是制约系统性能的主要瓶颈，而高速缓冲存储器是解决这一问题的有效手段。在高速缓冲存储器中，地址比较器的比较速度以及因比较所产生的功耗会直接影响到SoC的整体性能。由于具有并行比较能力的CAM可以获得非常快的比较速度，因而CAM被广泛用作高速缓冲存储器的比较器；但是，由于CAM在运行过程中会产生大量功耗，因此如何实现低功耗的CAM成为本领域的研究热点。

如图1所示，现有技术中的CAM构架主要由控制单元、译码器、查找字寄存器、CAM单元阵列，字匹配电路和地址编码器组成；其中，CAM单元阵列包括多个CAM单元（如图1中所示的M），每个CAM单元只能存储1个位的数据；由于CAM是按照CAM字进行寻址操作，而一个CAM字中包括m个位（例如：m可以为32），因此需要m个CAM单元分别存储一个CAM字中每一位的数据，才能满足CAM的寻址需求；这m个CAM单元共同组成的电路通常称为CAM字结构，因而一个CAM单元阵列可以看成由多个CAM字结构组成。在一个CAM字结构中，每个CAM单元各有一根字线WL、两根查找线（一根为查找线SL、一根为查找线SLb，两根查找线所载入的是相反信号）和两根位线（一根为位线BL、一根为位线BLb，两根位线所载入的是相反信号）与之连接，但这些CAM单元均与同一根字结构匹配线ML连接，只有每个CAM单元所存储的数据均与查找字对应位的数据相匹配时，字结构匹配线ML才输出匹配信号，否则字结构匹配线ML会输出不匹配信号。

目前，传统CAM字结构主要有与非型CAM字结构（即NAND-type CAM字结构）和或非型CAM字结构（即NOR-type CAM字结构）两种；与非型CAM字结构是指组成CAM字结构的多个CAM单元之间通过与非逻辑来控制字结构匹配线ML上的输出信号，与非型CAM字结构中的CAM单元多为异或非型CAM单元；或非型CAM字结构是指组成CAM字结构的多个CAM单元之间通过或非逻辑来控制字结构匹配线ML上的输出信号，或非型CAM字结构中的CAM单元多为异或型CAM单元。

为了降低CAM功耗，本领域研究人员又设计出一种混合型CAM字结构。如图2所示，该混合型CAM字结构可以包括与非型块101、或非型块103以及字结构控制电路102三部分；与非型块101中的CAM单元与或非型块103中的CAM单元共同存储了一个CAM字的数据；与非型块101的实现原理类似于与非型CAM字结构，或非型块103的实现原理类似于或非型CAM字结构；字结构控制电路102根据与非型块101中第一匹配线ML1上的输出信号以及或非型块103中第二匹配线ML2上的输出信号确定出字结构匹配线ML上的输出信号。

上述的混合型CAM字结构虽然比与非型CAM字结构和或非型CAM字结构具有更低的功耗，但是本申请的发明人发现这种混合型CAM字结构至少存在如下问题：

（1）在与非型块101中，如果前一次匹配时与非型块101的比较结果是匹配，那么第一匹配线ML1上为低电平，反相器F的输出为高电平，第二NMOS（Negative channelMental Oxide Semiconductor，N型金属氧化物半导体）晶体管N2和第三NMOS晶体管N3均导通，因此反相器F与第二NMOS晶体管N2形成一个半锁存结构，反相器F锁存为高电平，第二NMOS晶体管N2锁存为导通；在前一次匹配结束并进入本次匹配的预充阶段时，第一PMOS（Positive channel Metal Oxide Semiconductor，P型金属氧化物半导体）晶体管P1导通，第一PMOS晶体管P1与第二NMOS晶体管N2形成一个直流通路，因此引起了直流功耗；如果此时第一PMOS晶体管P1和第二NMOS晶体管N2的尺寸设置不恰当，则很有可能导致反相器F不能翻转，并且可能使第一匹配线ML1无法预充到合格的高电平，进而影响CAM的正常工作。

（2）在与非型块101的比较结果是匹配，而或非型块103的比较结果是不匹配的情况下，当第一匹配线ML1的放电量未能使反相器F翻转时，第二匹配线ML2还没有开始放电，第四NMOS晶体管N4仍然导通，字结构匹配线ML将会通过第一放电电路T1放电；当第二匹配线ML2开始放电，但其放电量未达到N4的阀值时，字结构匹配线ML会通过第一放电电路T1和第三放电电路T3同时放电；这样会使字结构匹配线ML上产生电平抖动，很有可能导致字结构匹配线ML输出错误结果。

（3）在与非型块101的比较结果是匹配，而或非型块103的比较结果是不匹配的情况下，第二匹配线ML2将会放电到零值，这将会消耗大量功耗。

发明内容

为了解决上述现有技术中所存在的问题，本发明提供了一种超低功耗混合型内容可寻址存储器，它不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性；同时，它还能大大降低第二匹配线ML2上所消耗的功耗，进而使CAM能够在极低功耗下正常运行。

本发明的目的是通过以下技术方案实现的：

一种超低功耗混合型内容可寻址存储器，包括控制单元、CAM单元阵列和字匹配电路；该CAM单元阵列包括至少一个混合型CAM字结构；该混合型CAM字结构包括：与非型块101、字结构控制电路102′和或非型块103；

该字结构控制电路102′包括：反相器F、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第四PMOS晶体管P4和字结构匹配线ML；

与非型块101中的第一匹配线ML1通过反相器F与第二NMOS晶体管N2的栅极电连接；第二NMOS晶体管N2的源极与负电压输入端电连接；第二NMOS晶体管N2的漏极分别与第三NMOS晶体管N3的源极和第四NMOS晶体管N4的源极电连接；

第三NMOS晶体管N3的栅极与或非型块103中的第二匹配线ML2电连接；第三NMOS晶体管N3的漏极与或非型块103中的源极并联共用线S电连接；

第四NMOS晶体管N4的栅极与或非型块103中的第二匹配线ML2电连接；第四NMOS晶体管N4的漏极与第四PMOS晶体管P4的漏极电连接；

第四PMOS晶体管P4的栅极与或非型块103中的第二匹配线ML2电连接；第四PMOS晶体管P4的源极与正电压输入端电连接；

字结构匹配线ML的一端与第四NMOS晶体管N4的漏极电连接；字结构匹配线ML的另一端与该内容可寻址存储器的字匹配电路电连接。

优选地，所述的字结构匹配线ML与第三PMOS晶体管P3的漏极电连接；

第三PMOS晶体管P3的源极与正电压输入端电连接；第三PMOS晶体管P3的栅极与该内容可寻址存储器的控制单元电连接。

优选地，所述的与非型块101包括：异或非型CAM单元阵列、第一PMOS晶体管P1、第一NMOS晶体管N1和第一匹配线ML1；

该异或非型CAM单元阵列包括相等数量的异或非型CAM单元和串联晶体管；每个异或非型CAM单元各与一个串联晶体管的栅极电连接；这些串联晶体管之间通过漏极与源极相连的方式相互串联，最后一个串联晶体管的源极与负电压输入端电连接，第一个串联晶体管的漏极与第一NMOS晶体管N1的源极电连接；

第一NMOS晶体管N1的栅极和第一PMOS晶体管P1的栅极均与该内容可寻址存储器的控制单元电连接；第一NMOS晶体管N1的漏极与第一PMOS晶体管P1的漏极电连接；第一PMOS晶体管P1的源极与正电压输入端电连接；

第一匹配线ML1的一端与第一PMOS晶体管P1的漏极电连接，第一匹配线ML1的另一端与字结构控制电路102′中反相器F的输入端电连接。

优选地，所述的或非型块103包括：异或型CAM单元阵列、第二PMOS晶体管P2、第二匹配线ML2和源极并联共用线S；

该异或型CAM单元阵列包括相等数量的异或型CAM单元和并联晶体管；每个异或型CAM单元各与一个并联晶体管的栅极电连接；每个并联晶体管的漏极均与第二匹配线ML2电连接，每个并联晶体管的源极均与源极并联共用线S电连接；

第二PMOS晶体管P2的栅极与该内容可寻址存储器的控制单元电连接，第二PMOS晶体管P2的源极与正电压输入端电连接，第二PMOS晶体管P2的漏极与第二匹配线ML2电连接；

第二匹配线ML2的一端与字结构控制电路102′中第四PMOS晶体管P4的栅极、第四NMOS晶体管N4的栅极、第三NMOS晶体管N3的栅极电连接；源极并联共用线S的一端与字结构控制电路102′中第三NMOS晶体管N3的漏极电连接。

由上述本发明提供的技术方案可以看出，本发明实施例所提供的超低功耗混合型内容可寻址存储器消除了如图2所示的由反相器F与第二NMOS晶体管N2形成的半锁存结构，因此能够避免在预充阶段产生直流功耗，改善了预充能力；同时，本发明实施例所提供的超低功耗混合型内容可寻址存储器调整了可以供字结构匹配线ML放电的放电路径，使字结构匹配线ML只能通过如图3所示的第三放电路径T3进行放电，因此能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。此外，本发明实施例所提供的超低功耗混合型内容可寻址存储器在第二放电路径T2上添加了第三NMOS晶体管N3，使第二匹配线ML2仅放电到第三NMOS晶体管N3截止，因此能够大大降低第二匹配线ML2上所消耗的功耗，进而使CAM能够在极低功耗下正常运行，实现了超低功耗的CAM设计。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为现有技术中CAM构架的整体结构示意图；

图2为现有技术中混合型CAM字结构的结构示意图；

图3为本发明实施例提供的超低功耗混合型CAM字结构的结构示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面对本发明实施例所提供的超低功耗混合型内容可寻址存储器进行详细描述。

一种超低功耗混合型内容可寻址存储器，其具体结构包括控制单元、CAM单元阵列和字匹配电路，还可以包括译码器、查找字寄存器和地址编码器；该CAM单元阵列包括至少一个混合型CAM字结构，而每个混合型CAM字结构均与控制单元和字匹配电路电连接；如图1和图3所示，该混合型CAM字结构可以包括：与非型块101、字结构控制电路102′和或非型块103；

具体地，与非型块101、字结构控制电路102′和或非型块103的具体电路结构如下：

（1）字结构控制电路102′：该字结构控制电路102′的具体电路结构可以包括：反相器F、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第四PMOS晶体管P4和字结构匹配线ML；

与非型块101中的第一匹配线ML1通过反相器F与第二NMOS晶体管N2的栅极电连接；第二NMOS晶体管N2的源极与负电压输入端电连接；第二NMOS晶体管N2的漏极分别与第三NMOS晶体管N3的源极和第四NMOS晶体管N4的源极电连接；

第三NMOS晶体管N3的栅极与或非型块103中的第二匹配线ML2电连接；第三NMOS晶体管N3的漏极与或非型块103中的源极并联共用线S电连接；

第四NMOS晶体管N4的栅极与或非型块103中的第二匹配线ML2电连接；第四NMOS晶体管N4的漏极与第四PMOS晶体管P4的漏极电连接；

第四PMOS晶体管P4的栅极与或非型块103中的第二匹配线ML2电连接；第四PMOS晶体管P4的源极与正电压输入端电连接；

字结构匹配线ML的一端与第四NMOS晶体管N4的漏极电连接；字结构匹配线ML的另一端与该内容可寻址存储器的字匹配电路电连接。

其中，字结构匹配线ML与第三PMOS晶体管P3的漏极电连接，而第三PMOS晶体管P3的源极与正电压输入端电连接，第三PMOS晶体管P3的栅极与该内容可寻址存储器的控制单元电连接。

（2）与非型块101：该与非型块101的具体电路结构可以包括：异或非型CAM单元阵列、第一PMOS晶体管P1、第一NMOS晶体管N1和第一匹配线ML1；

该异或非型CAM单元阵列包括相等数量的异或非型CAM单元和串联晶体管；每个异或非型CAM单元各与一个串联晶体管的栅极电连接；这些串联晶体管之间通过漏极与源极相连的方式相互串联，最后一个串联晶体管的源极与负电压输入端电连接，第一个串联晶体管的漏极与第一NMOS晶体管N1的源极电连接；

第一NMOS晶体管N1的栅极和第一PMOS晶体管P1的栅极均与该内容可寻址存储器的控制单元电连接；第一NMOS晶体管N1的漏极与第一PMOS晶体管P1的漏极电连接；第一PMOS晶体管P1的源极与正电压输入端电连接；

第一匹配线ML1的一端与第一PMOS晶体管P1的漏极电连接，第一匹配线ML1的另一端与字结构控制电路102′中反相器F的输入端电连接。

其中，串联晶体管可以采用现有技术中的NMOS型晶体管；每个异或非型CAM单元各有一根字线WL、两根查找线（一根为查找线SL、一根为查找线SLb，两根查找线所载入的是相反信号）和两根位线（一根为位线BL、一根为位线BLb，两根位线所载入的是相反信号）与之电连接；在对异或非型CAM单元进行数据写入操作的过程中，待写入数据首先加载到位线BL和位线BLb上，然后译码器通过字线WL选中需要写入数据的异或非型CAM单元，最后将位线BL和位线BLb上的待写入数据写入到该异或非型CAM单元，即完成对异或非型CAM单元的数据写入操作；在对异或非型CAM单元进行查找比较的过程中，待写入数据首先加载到查找线SL上，并与异或非型CAM单元中所存储的数据进行比较；当一个异或非型CAM单元中所存储的数据同与该单元电连接的查找线SL上所加载的数据相匹配（通常称为该异或非型CAM单元匹配）时，该异或非型CAM单元输出高电平，与该异或非型CAM单元电连接的串联晶体管导通；否则与该异或非型CAM单元电连接的串联晶体管处于截止状态。由于串联晶体管之间采用了串联方式电连接，因此只有每个串联晶体管均导通，第一匹配线ML1才会放电到低电平（即表示第一匹配线ML1匹配的输出信号）；也就是说，只有每个异或非型CAM单元均匹配，该与非型块101才会输出匹配信号，即表明该与非型块101匹配。

（3）或非型块103：或非型块103的具体电路结构可以包括：异或型CAM单元阵列、第二PMOS晶体管P2、第二匹配线ML2和源极并联共用线S；

该异或型CAM单元阵列包括相等数量的异或型CAM单元和并联晶体管；每个异或型CAM单元各与一个并联晶体管的栅极电连接；每个并联晶体管的漏极均与第二匹配线ML2电连接，每个并联晶体管的源极均与源极并联共用线S电连接（即每个并联晶体管并联于第二匹配线ML2和源极并联共用线S之间）；

第二PMOS晶体管P2的栅极与该内容可寻址存储器的控制单元电连接，第二PMOS晶体管P2的源极与正电压输入端电连接，第二PMOS晶体管P2的漏极与第二匹配线ML2电连接；

第二匹配线ML2的一端与字结构控制电路102′中第四PMOS晶体管P4的栅极、第四NMOS晶体管N4的栅极、第三NMOS晶体管N3的栅极电连接；源极并联共用线S的一端与字结构控制电路102′中第三NMOS晶体管N3的漏极电连接。

其中，并联晶体管可以采用现有技术中的NMOS型晶体管；每个异或型CAM单元各有一根字线WL、两根查找线（一根为查找线SL、一根为查找线SLb，两根查找线所载入的是相反信号）和两根位线（一根为位线BL、一根为位线BLb，两根位线所载入的是相反信号）与之电连接；在对异或型CAM单元进行数据写入操作的过程中，待写入数据首先加载到位线BL和位线BLb上，然后译码器通过字线WL选中需要写入数据的异或型CAM单元，最后将位线BL和位线BLb上的待写入数据写入到该异或型CAM单元，即完成对异或型CAM单元的数据写入操作；在对异或型CAM单元进行查找比较的过程中，待写入数据首先加载到查找线SL上，并与异或型CAM单元中所存储的数据进行比较；当一个异或型CAM单元中所存储的数据同与该单元电连接的查找线SL上所加载的数据不匹配（通常称为该异或型CAM单元不匹配）时，该异或型CAM单元输出高电平，与该异或型CAM单元电连接的并联晶体管导通；否则与该异或型CAM单元电连接的并联晶体管处于截止状态。由于并联晶体管之间采用了并联方式电连接，因此只要有一个并联晶体管导通，第二匹配线ML2就会放电到低电平（即表示第二匹配线ML2不匹配的输出信号）；也就是说，只有每个异或型CAM单元均匹配，该或非型块103才会输出匹配信号，即表明该或非型块103匹配。

需要说明的是，与非型块101中异或非型CAM单元的数量与或非型块103中异或型CAM单元的数量相加后的结果应等于一个CAM字所包含的位数；例如：在一个CAM设计中，如果一个CAM字为32位，而与非型块101中异或非型CAM单元的数量为a位，那么或非型块103中异或型CAM单元的数量应为（32-a）位。

进一步地，该混合型CAM字结构的具体工作过程如下：

（1）在预充电阶段：该内容可寻址存储器的控制单元所输出的控制信号PRE为低电平，第一PMOS晶体管P1、第二PMOS晶体管P2和第三PMOS晶体管P3均导通，第一NMOS晶体管N1截止，第一匹配线ML1通过第一PMOS晶体管P1充电到高电平，第二匹配线ML2通过第二PMOS晶体管P2充电到高电平，字结构匹配线ML通过第三PMOS晶体管P3充电到高电平；在此过程中，该混合型CAM字结构中没有任何放电路径导通，从而查找线SL无需通过放电到低电平来避免不期望的放电通路，因此能够大幅节省功耗。

（2）在查找比较阶段：该内容可寻址存储器的控制单元所输出的控制信号PRE为高电平，第一PMOS晶体管P1、第二PMOS晶体管P2和第三PMOS晶体管P3均截止，第一NMOS晶体管N1导通；待查找数据从查找字寄存器中被加载到查找线SL上，并且与异或非型CAM单元和异或型CAM单元中所存储的数据进行比较（由于待查找数据加载到查找线SL上的过程以及待查找数据与CAM单元中所存储的数据进行比较的过程均属于现有技术的范畴，因此本申请文件中不再赘述）；此时，有可能出现以下四种情况：

①与非型块101不匹配，或非型块103不匹配：

由于与非型块101不匹配，因此至少一个串联晶体管处于截止状态，第一放电路径T1无法导通，第一匹配线ML1无法放电到低电平，即第一匹配线ML1仍保持高电平。第一匹配线ML1上的高电平经过反相器F后变为低电平，第二NMOS晶体管N2保持截止状态，第二放电路径T2和第三放电路径T3均无法导通，因此无论或非型块103是否匹配，第二匹配线ML2和字结构匹配线ML均无法放电到低电平，即字结构匹配线ML仍保持高电平，表示该混合型CAM字结构不匹配。

②与非型块101不匹配，或非型块103匹配：

与①同理，字结构匹配线ML仍保持高电平，该混合型CAM字结构不匹配。

③与非型块101匹配，或非型块103不匹配：

由于与非型块101匹配，因此与非型块101中的所有串联晶体管均导通；又由于在查找比较阶段，第一NMOS晶体管N1也处于导通状态，因此第一放电路径T1导通，第一匹配线ML1放电到低电平。第一匹配线ML1上的低电平经过反相器F后变为高电平，第二NMOS晶体管N2导通；由于或非型块103不匹配，因此或非型块103中至少有一个并联晶体管导通；又由于第二匹配线ML2上为高电平，因此第三NMOS晶体管N3也处于导通状态，进而第二放电路径T2导通，第二匹配线ML2开始放电，直至第三NMOS晶体管N3截止。由于第四NMOS晶体管N4与第三NMOS晶体管N3采用了相同阀值的NMOS晶体管，因此当第三NMOS晶体管N3截止时，第四NMOS晶体管N4也会截止，进而第三放电路径T3无法导通，字结构匹配线ML无法放电到低电平，即字结构匹配线ML仍保持高电平，表示该混合型CAM字结构不匹配。

④与非型块101匹配，或非型块103匹配：

由于与非型块101匹配，因此与非型块101中的所有串联晶体管均导通；又由于在查找比较阶段，第一NMOS晶体管N1也处于导通状态，因此第一放电路径T1导通，第一匹配线ML1放电到低电平。由于或非型块103匹配，因此或非型块103中的所有并联晶体管均处于截止状态，进而第二放电路径T2无法导通，第二匹配线ML2上仍保持高电平。第一匹配线ML1上的低电平经过反相器F后变为高电平，第二NMOS晶体管N2导通；由于第二匹配线ML2上仍保持高电平，因此第四NMOS晶体管N4导通，进而第三放电路径T3导通，字结构匹配线ML放电到低电平，即表示该混合型CAM字结构匹配。

如图3所示，由上述技术方案可以看出，本发明实施例中的混合型CAM字结构至少具有如下优点：

（1）本发明实施例中的混合型CAM字结构消除了如图2所示的由反相器F与第二NMOS晶体管N2形成的半锁存结构，因此能够避免在预充阶段产生直流功耗，改善了预充能力，使第一匹配线ML1能够预充到合格的高电平，从而保证了该混合型CAM字结构的正常运行。

（2）本发明实施例中的混合型CAM字结构调整了可以供字结构匹配线ML放电的放电路径，使字结构匹配线ML只能通过如图3所示的第三放电路径T3进行放电，因此在与非型块101的比较结果是匹配，而或非型块103的比较结果是不匹配的情况下，字结构匹配线ML不会在第二匹配线ML2完成放电之前损失电荷，这将大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性；一个具体的实例：在中芯国际65纳米CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）工艺下，相对于现有技术而言，本发明实施例中的字结构匹配线ML的电平抖动改善了约770mv，因此有效避免了字结构匹配线ML上输出错误结果。此外，由于如图3所示的第三放电路径T3上只有两个晶体管，因此字结构匹配线ML能够具有很快的放电速度。

（3）本发明实施例中的混合型CAM字结构在第二放电路径T2上添加了第三NMOS晶体管N3；由于第三NMOS晶体管N3的栅极与第二匹配线ML2电连接，因此第三NMOS晶体管N3是否导通与第二匹配线ML2上的带电量直接相关；当第二匹配线ML2放电到第三NMOS晶体管N3截止时（通常情况下，此时，第二匹配线ML2上的带电量等于NMOS管的阈值电压），第二匹配线ML2就会停止放电；由于第四NMOS晶体管N4与第三NMOS晶体管N3采用了相同阀值的NMOS晶体管，因此当第三NMOS晶体管N3截止时，第四NMOS晶体管N4也会截止；也就是说，第二匹配线ML2放电到零值与放电到第三NMOS晶体管N3截止所产生的电路效果的相同的，但是，第二匹配线ML2仅放电到第三NMOS晶体管N3截止能够大大降低第二匹配线ML2上的电量损耗，因此本发明实施例中的混合型CAM字结构能够大大降低第二匹配线ML2上所消耗的功耗，进而使CAM能够在极低功耗下正常运行。一个具体的实例：在SMIC65nm CMOS工艺下，正电压输入端的电压为1.2V，相比现有技术而言，本发明实施例中的第二匹配线ML2的电压摆幅下降了约360mv，功耗约降低20%左右。

可见，本发明实施例不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性；同时，本发明实施例还能大大降低第二匹配线ML2上所消耗的功耗，进而使CAM能够在极低功耗下正常运行。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种超低功耗混合型内容可寻址存储器，包括控制单元、CAM单元阵列和字匹配电路；该CAM单元阵列包括至少一个混合型CAM字结构；其特征在于，该混合型CAM字结构包括：与非型块（101）、字结构控制电路（102′）和或非型块（103）；

该字结构控制电路（102′）包括：反相器（F）、第二NMOS晶体管（N2）、第三NMOS晶体管（N3）、第四NMOS晶体管（N4）、第四PMOS晶体管（P4）和字结构匹配线（ML）；

与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）的栅极电连接；第二NMOS晶体管（N2）的源极与负电压输入端电连接；第二NMOS晶体管（N2）的漏极分别与第三NMOS晶体管（N3）的源极和第四NMOS晶体管（N4）的源极电连接；

第三NMOS晶体管（N3）的栅极与或非型块（103）中的第二匹配线（ML2）电连接；第三NMOS晶体管（N3）的漏极与或非型块（103）中的源极并联共用线（S）电连接；

第四NMOS晶体管（N4）的栅极与或非型块（103）中的第二匹配线（ML2）电连接；第四NMOS晶体管（N4）的漏极与第四PMOS晶体管（P4）的漏极电连接；

第四PMOS晶体管（P4）的栅极与或非型块（103）中的第二匹配线（ML2）电连接；第四PMOS晶体管（P4）的源极与正电压输入端电连接；

字结构匹配线（ML）的一端与第四NMOS晶体管（N4）的漏极电连接；字结构匹配线（ML）的另一端与该内容可寻址存储器的字匹配电路电连接。

2.根据权利要求1所述的超低功耗混合型内容可寻址存储器，其特征在于，所述的字结构匹配线（ML）与第三PMOS晶体管（P3）的漏极电连接；

第三PMOS晶体管（P3）的源极与正电压输入端电连接；第三PMOS晶体管（P3）的栅极与该内容可寻址存储器的控制单元电连接。

3.根据权利要求1或2所述的超低功耗混合型内容可寻址存储器，其特征在于，所述的与非型块（101）包括：异或非型CAM单元阵列、第一PMOS晶体管（P1）、第一NMOS晶体管（N1）和第一匹配线（ML1）；

该异或非型CAM单元阵列包括相等数量的异或非型CAM单元和串联晶体管；每个异或非型CAM单元各与一个串联晶体管的栅极电连接；这些串联晶体管之间通过漏极与源极相连的方式相互串联，最后一个串联晶体管的源极与负电压输入端电连接，第一个串联晶体管的漏极与第一NMOS晶体管（N1）的源极电连接；

第一NMOS晶体管（N1）的栅极和第一PMOS晶体管（P1）的栅极均与该内容可寻址存储器的控制单元电连接；第一NMOS晶体管（N1）的漏极与第一PMOS晶体管（P1）的漏极电连接；第一PMOS晶体管（P1）的源极与正电压输入端电连接；

第一匹配线（ML1）的一端与第一PMOS晶体管（P1）的漏极电连接，第一匹配线（ML1）的另一端与字结构控制电路（102′）中反相器（F）的输入端电连接。

4.根据权利要求1或2所述的超低功耗混合型内容可寻址存储器，其特征在于，所述的或非型块（103）包括：异或型CAM单元阵列、第二PMOS晶体管（P2）、第二匹配线（ML2）和源极并联共用线（S）；

该异或型CAM单元阵列包括相等数量的异或型CAM单元和并联晶体管；每个异或型CAM单元各与一个并联晶体管的栅极电连接；每个并联晶体管的漏极均与第二匹配线（ML2）电连接，每个并联晶体管的源极均与源极并联共用线（S）电连接；

第二PMOS晶体管（P2）的栅极与该内容可寻址存储器的控制单元电连接，第二PMOS晶体管（P2）的源极与正电压输入端电连接，第二PMOS晶体管（P2）的漏极与第二匹配线（ML2）电连接；

第二匹配线（ML2）的一端与字结构控制电路（102′）中第四PMOS晶体管（P4）的栅极、第四NMOS晶体管（N4）的栅极、第三NMOS晶体管（N3）的栅极电连接；

源极并联共用线（S）的一端与字结构控制电路（102′）中第三NMOS晶体管（N3）的漏极电连接。

Images