CN112332819A - 一种两阶段低功耗高速比较器 - Google Patents

Abstract

本申请公开了一种两阶段低功耗高速比较器，属于电路设计领域。本申请的一种两阶段低功耗高速比较器包括前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管；锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管。本申请减小了两阶段低功耗高速比较器的延迟，同时提高了增益，减小了功耗。

Description

一种两阶段低功耗高速比较器

技术领域

本申请涉及电路设计领域，特别是一种两阶段低功耗高速比较器。

背景技术

现有技术中的常规两阶段动态比较器在滞后阶段的输入端使用NMOS晶体管，NMOS晶体管用于为延迟阶段提供延迟，虽然常规两阶段动态比较器能够通过延迟帮助增加预放大阶段的增益，从而降低滞后阶段对偏置电压的影响，并且预放大阶段的功耗在滞后阶段的功耗中占主导地位，但是延迟阶段的延迟过高影响信号处理速度，并且延迟是不可控的，被确定到一个固定值。当差分输入信号的共模电压较低，接近GND时，这种延迟可能会使输入PMOS晶体管在预放大级至三极管区的评估阶段，再降低前置放大器的增益。

发明内容

本申请主要是提供一种两阶段低功耗高速比较器，以解决现有技术中的常规两阶段动态比较器的延迟较高、增益不稳定、功耗较高以及信号处理速度较低的问题。

本申请采用的一个技术方案是：提供一种两阶段低功耗高速比较器，包括，

前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管，其中，第一时钟控制信号通过第一晶体管的栅极和第二晶体管的栅极输入，第一晶体管的漏极与第三晶体管的漏极互连，第二晶体管的漏极与第四晶体管的漏极互连，第三时钟控制信号通过第五晶体管的栅极输入，工作电压通过第五晶体管的源极输入，第五晶体管的漏极分别连接在第三晶体管的源极和第四晶体管的源极，两个信号输入端分别对应连接在第三晶体管的栅极和第四晶体管的栅极；

锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管，其中，第二时钟控制信号通过第十四晶体管的栅极输入，第十四晶体管的漏极分别连接第十二晶体管的源极和第十三晶体管的源极，第三时钟控制信号通过第六晶体管的栅极和第七晶体管的栅极输入，前置放大级电路的两个输出节点分别连接第十晶体管的栅极和第十一晶体管的栅极，第十二晶体管的栅极连接第八晶体管的栅极，第十三晶体管的栅极连接第九晶体管的栅极，第十晶体管的漏极分别连接第六晶体管的漏极和第八晶体管的漏极，第十一晶体管的漏极分别连接第七晶体管的漏极和第九晶体管的漏极。

本申请的技术方案可以达到的有益效果是：本申请设计了一种两阶段低功耗高速比较器。在两阶段低功耗高速比较器的锁存级电路中，采用具有预定延迟的PMOS晶体管锁存器来实现较小的电压偏移量，减小了功耗和延迟，提高了增益，并且还提高了信号处理速度。与常规两阶段动态比较器相比，两阶段低功耗高速比较器的功耗减少了两倍，信号处理速度提高了一倍。

附图说明

图1是本申请一种常规两阶段动态比较器的一个具体实施方式的示意图；

图2是现有技术中一种两阶段低功耗高速比较器的一个具体实例的示意图；

图3是本申请一种两阶段低功耗高速比较器的一个具体实例的示意图。

附图3中的各部件标记如下：M1-第一晶体管，M2-第二晶体管，M3-第三晶体管，M4-第四晶体管，M5-第五晶体管，M6-第六晶体管，M7-第七晶体管，M8-第八晶体管，M9-第九晶体管，M10-第十晶体管，M11-第十一晶体管，M12-第十二晶体管，M13-第十三晶体管，M14-第十四晶体管，clkb1-第一时钟控制信号，clkb2-第二时钟控制信号，clk-第三时钟控制信号，Vin+-差分输入信号正电压，Vin--差分输入信号负电压。

具体实施方式

下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

图1示出了本申请一种两阶段低功耗高速比较器的一个具体实施方式。

在本申请的一个具体实施方式中，本申请的两阶段低功耗高速比较器包括前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管，其中，第一时钟控制信号通过第一晶体管的栅极和第二晶体管的栅极输入，第一晶体管的漏极与第三晶体管的漏极互连，第二晶体管的漏极与第四晶体管的漏极互连，第三时钟控制信号通过第五晶体管的栅极输入，工作电压通过第五晶体管的源极输入，第五晶体管的漏极分别连接在第三晶体管的源极和第四晶体管的源极，两个信号输入端分别对应连接在第三晶体管的栅极和第四晶体管的栅极。

在本申请的一个具体实施例中，前置放大级电路的正向输出节点分别连接第一晶体管的漏极与第三晶体管的漏极，前置放大级电路的负向输出节点分别连接第二晶体管的漏极与第四晶体管的漏极。第三晶体管的漏极与第一晶体管的漏极互连，第四晶体管的漏极与第二晶体管的漏极互连，第三时钟控制信号控制第一晶体管和第二晶体管的通断，这样便于对锁存级电路的输入信号进行控制。

在本申请的一个具体实施例中，前置放大级电路输入的信号为差分输入信号。

在该具体实施例中，通过将差分输入信号作为前置放大级电路输入的信号，能够增强抗干扰能力，更好地抑制共模噪声。

在本申请的一个具体实施例中，差分输入信号的正向输入端连接第三晶体管的栅极，差分输入信号的反向输入端连接第四晶体管的栅极。第三晶体管的源极和第四晶体管的源极分别连接第五晶体管的漏极，第一时钟控制信号控制第五晶体管的通断，这样便于对差分输入信号进行预放大操作。

在本申请的一个具体实施方式中，本申请的两阶段低功耗高速比较器包括锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管，其中，第二时钟控制信号通过第十四晶体管的栅极输入，第十四晶体管的漏极分别连接第十二晶体管的源极和第十三晶体管的源极，第三时钟控制信号通过第六晶体管的栅极和第七晶体管的栅极输入，前置放大级电路的两个输出节点分别连接第十晶体管的栅极和第十一晶体管的栅极，第十二晶体管的栅极连接第八晶体管的栅极，第十三晶体管的栅极连接第九晶体管的栅极，第十晶体管的漏极分别连接第六晶体管的漏极和第八晶体管的漏极，第十一晶体管的漏极分别连接第七晶体管的漏极和第九晶体管的漏极。

在本申请的一个具体实施例中，第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管为相同类型的晶体管，第三晶体管、第四晶体管、第五晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管为与第一晶体管互补类型的晶体管。

在本申请的一个具体实例中，如图3所示的第一晶体管M1、第二晶体管M2、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9可以为NMOS晶体管，对应的第三晶体管M3、第四晶体管M4、第五晶体管M5、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14为PMOS晶体管，其中关于具体晶体管类型的选择可根据实际的两阶段低功耗高速比较器的工作情况进行设置。

在本申请的一个具体实施例中，第三晶体管与第四晶体管分别为前置放大级电路的输入管，第十晶体管与第十一晶体管分别为锁存级电路的输入管，其中，第三晶体管和第四晶体管为PMOS晶体管，第十晶体管和第十一晶体管为PMOS晶体管。PMOS晶体管作为两阶段低功耗高速比较器的输入管，可以减少电路中不必要的能量损耗。

本申请的一个具体实施例中，第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管为NMOS晶体管，第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管的源极接地，这样使得以上提及到的晶体管适用于高电压驱动的情况。

在本申请的一个具体实施例中，锁存级电路的反向输出端连接在第十晶体管的漏极与第十三晶体管的栅极，锁存级电路的正向输出端连接在第十一晶体管的漏极与第十二晶体管的栅极。

图2是现有技术中一种常规两阶段动态比较器的一个具体实例的示意图。

在本申请的一个具体实例中，在如图2所示的常规两阶段动态比较器中，同种类型的时钟控制信号控制前置放大级电路，与上述时钟控制信号反相的时钟控制信号控制锁存级电路，两种时钟控制信号采用不同的高低电平时，对应着常规两阶段动态比较器不同的工作状态。常规两阶段动态比较器的工作状态包括两个阶段，预放大阶段和滞后阶段。在该常规两阶段动态比较器中，经放大的差分输入信号出现在前置放大级电路的输出端，然后锁存级电路对其差分输入信号再次进行放大，直到其输出电压稳定在Vdd和GND之间。如果预放大阶段的增益很大，那么滞后阶段对偏置电压的影响可以忽略不计。在实践中，输入晶体管的大小太大，则无法满足电压偏置标准。此外，滞后阶段输入晶体管的大小必须非常适合满足下一阶段即输出缓冲阶段的速度和峰值负载。因此，对于偏置电压和速度，预放大阶段的功耗在滞后阶段占主导地位。更重要的是，预放大阶段的速度仅限于滞后阶段的速度，除了充电前预放大阶段的输出寄生电容充电所需的时间延伸到NMOS晶体管的电压阈值，即Vthn。事实上，在滞后阶段剩余时间的评估期间内，预放大阶段的输出电压高于滞后阶段的NMOS输入晶体管的电压阈值。

在本申请的一个具体实例中，预放大阶段的低功耗让我们设计了输入PMOS晶体管，即图3所示的第三晶体管M3和第四晶体管M4，因为二者可以在不需要的情况下实现不必要的预放大增益第一阶段的电力消耗。由于前置放大级电路的高增益，所以锁存级电路的延迟减小。此外，在锁存级操作开始时，前置放大级电路的输出节点的共模电压需要足够小，小到足以激活锁存级电路的输入PMOS晶体管。在这种情况下，两阶段低功耗高速比较器的信号处理速度在没有功耗或速度降低的情况下得以增加。因此，所提出的两阶段低功耗高速比较器提供了低功耗的高速效益和可接受的偏置电压。该方法可以扩展到NMOS预放大级电路和锁存级电路，以获得更高的速度。

在本申请的一个具体实施例中，第一时钟控制信号通过控制第五晶体管的通断，第三时钟控制信号通过控制第一晶体管和第二晶体管的通断来控制前置放大级电路的工作状态，第二时钟控制信号通过控制第十四晶体管的通断，第三时钟控制信号通过控制第六晶体管和第七晶体管的通断来控制锁存级电路的工作状态。

在本申请的一个具体实例中，第一时钟控制信号clkb1控制第五晶体管M5的通断，第二时钟控制信号clkb2控制第十四晶体管M14的通断，第三时钟控制信号clk控制第一晶体管M1、第二晶体管M2、第六晶体管M6以及第七晶体管M7的通断。

图3是本申请一种两阶段低功耗高速比较器的一个具体实例的示意图。

在本申请的一个具体实例中，差分输入信号的正电压Vin+由第三晶体管M3的栅极输入，差分输入信号的负电压Vin-由第四晶体管M4的栅极输入，当第一时钟控制信号clkb1为低电平，第二时钟控制信号clkb2为低电平，第三时钟控制信号clk为低电平时，在前置放大级电路中，第一时钟控制信号clkb1控制的第五晶体管M5导通，第三时钟控制信号clk控制的第一晶体管M1和第二晶体管M2关断，前置放大级电路开始对输出节点进行充电，达到接近Vdd；在锁存级电路中，第二时钟控制信号clkb2控制的第十四晶体管M14导通，第三时钟控制信号clk控制的第六晶体管M6和第七晶体管M7关断，相应地，在锁存级电路中，第十二晶体管M12、第十三晶体管M13、第十晶体管M10、第十一晶体管M11导通、第八晶体管M8和第九晶体管M9均不工作，锁存级电路不工作，锁存级电路的输出信号Out+和Out-均为1，此时的比较器处于复位阶段。

在本申请的一个具体实例中，当第一时钟控制信号clkb1为高电平，第二时钟控制信号clkb2为高电平，第三时钟控制信号clk为高电平时，在前置放大级电路中，第一时钟控制信号clkb1控制的第五晶体管M5关断，第三时钟控制信号clk控制的第一晶体管M1和第二晶体管M2导通，前置放大级电路开始对差分输入信号Vin+和Vin-进行放大；在锁存级电路中，第二时钟控制信号clkb2控制的第十四晶体管M14关断，第三时钟控制信号clk控制的第六晶体管M6和第七晶体管M7导通，相应地，在锁存级电路中，第十二晶体管M12和第十三晶体管M13关断、第八晶体管M8和第九晶体管M9导通，锁存级电路工作，正反馈起作用，锁存级电路的输出信号Out+和Out-为0或1。

在本申请的一个具体实例中，在常规两阶段动态比较器的滞后阶段，其输入端用了NMOS晶体管。NMOS晶体管用于为滞后阶段提供延迟。延迟帮助增加预放大阶段的增益，从而降低滞后阶段对偏置电压的影响。不幸的是，这种延迟是不可控的，并且被确定到一个固定值，该固定值等于将前置放大级电路的输出寄生电容充电到Vthn所需的时间。此外，当差分输入信号的共模电压较低，接近GND时，这种延迟可能会使输入PMOS晶体管在预放大级至三极管区的评估阶段，再降低前置放大级电路的增益。

在本申请的一个具体实例中，如图3所示的本申请的两阶段低功耗高速比较器的电路图，PMOS晶体管用于两阶段低功耗高速比较器的滞后阶段。复位阶段与常规两阶段动态比较器电路中的阶段相同。在评估阶段，预放大阶段扩展具有预定时间段的不同信号输入，然后锁存级电路被激活以放大其差分输入信号。同时，预放大阶段的第五晶体管M5的电流源被停用以减少预放大阶段的功耗，而预放大阶段的功耗是总功耗的主要来源。时钟控制信号采用基于延迟线的控制器实现。该两阶段低功耗高速比较器对重叠的时钟控制信号具有鲁棒性，因为重叠的时钟控制信号对功耗的影响很小，对精度没有影响。

以上描述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种两阶段低功耗高速比较器，其特征在于，包括：

前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管，其中，第一时钟控制信号通过所述第一晶体管的栅极和所述第二晶体管的栅极输入，所述第一晶体管的漏极与所述第三晶体管的漏极互连，所述第二晶体管的漏极与所述第四晶体管的漏极互连，第三时钟控制信号通过所述第五晶体管的栅极输入，工作电压通过所述第五晶体管的源极输入，所述第五晶体管的漏极分别连接在所述第三晶体管的源极和所述第四晶体管的源极，两个信号输入端分别对应连接在所述第三晶体管的栅极和所述第四晶体管的栅极；

锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管，其中，第二时钟控制信号通过所述第十四晶体管的栅极输入，所述第十四晶体管的漏极分别连接所述第十二晶体管的源极和所述第十三晶体管的源极，所述第三时钟控制信号通过所述第六晶体管的栅极和所述第七晶体管的栅极输入，所述前置放大级电路的两个输出节点分别连接所述第十晶体管的栅极和所述第十一晶体管的栅极，所述第十二晶体管的栅极连接第八晶体管的栅极，所述第十三晶体管的栅极连接所述第九晶体管的栅极，所述第十晶体管的漏极分别连接所述第六晶体管的漏极和所述第八晶体管的漏极，所述第十一晶体管的漏极分别连接所述第七晶体管的漏极和所述第九晶体管的漏极。

2.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述第一晶体管、所述第二晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管为相同类型的晶体管，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管和所述第十四晶体管为与所述第一晶体管互补类型的晶体管。

3.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述第一晶体管、所述第二晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管为NMOS晶体管，所述第一晶体管、所述第二晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管的源极接地。

4.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述第三晶体管与所述第四晶体管分别为所述前置放大级电路的输入管，所述第十晶体管与所述第十一晶体管分别为所述锁存级电路的输入管，其中，所述第三晶体管和所述第四晶体管为PMOS晶体管，所述第十晶体管和所述第十一晶体管为PMOS晶体管。

5.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述前置放大级电路输入的信号为差分输入信号。

6.如权利要求5所述的两阶段低功耗高速比较器，其特征在于，所述差分输入信号的正向输入端连接所述第三晶体管的栅极，所述差分输入信号的反向输入端连接所述第四晶体管的栅极。

7.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述锁存级电路的反向输出端分别连接所述第十晶体管的漏极和所述第十三晶体管的栅极，所述锁存级电路的正向输出端分别连接所述第十一晶体管的漏极和所述第十二晶体管的栅极。

8.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述前置放大级电路的正向输出节点分别连接所述第一晶体管的漏极与所述第三晶体管的漏极，所述前置放大级电路的负向输出节点分别连接所述第二晶体管的漏极与所述第四晶体管的漏极。

9.如权利要求1所述的两阶段低功耗高速比较器，其特征在于，所述第一时钟控制信号与所述第三时钟控制信号控制所述前置放大级电路，所述第二时钟控制信号与所述第三时钟控制信号控制所述锁存级电路。

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