CN110247661B - 一种全差分高速低功耗比较器 - Google Patents
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Abstract
本发明公开了一种全差分高速低功耗比较器，所述比较器包括了预放大电路、锁存电路和驱动电路。模式选择电路用于控制比较器的工作模式；比较器的工作模式有预放大模式和锁存比较模式，预放大电路在预放大模式下可以对差分输入信号进行放大，并具有高速的特点，在锁存比较模式下可将预放大电路的输出置零；锁存电路在预放大模式下断开并保存前级预放大电路的输出电压，锁存电路在锁存比较模式下进行锁存比较；驱动电路在预放大模式下将输出置零，在锁存比较模式下正常驱动。本发明具有高速度，抗干扰，自动置零、低功耗等优点。
Description
技术领域
本发明涉及半导体集成电路领域，具体涉及一种可应用于高速模数转换器的全差分高速低功耗比较器。
背景技术
在模数转换器中比较器是其最重要的单元之一，比较器会限制模数转换器的速度与分辨率，为了提高模数转换器的转换速度与分辨率，需要尽可能地提高比较器的速度与增益，以及降低比较器的失调。目前的模数转换器都存在采样与转换两个过程，因此用于模数转换的比较器一般为开关电容比较器，开关电容比较器存在预放大与比较输出两个阶段，通过时钟信号进行控制。比较器对采样信号的预放大建立时间与比较输出的转换时间限制了整个模数转化器的采样频率，从而限制了模数转换器的转换速度，为了提高模数转换器的转换速度需要减小比较器的预放大建立时间与比较输出的转换时间。另外，功耗也是电路的一个非常重要的指标，低功耗的比较器可以降低整个模数转换器的功耗。
发明内容
本发明提供一种全差分高速低功耗比较器，所述比较器具有预放大与锁存比较两个工作模式，由时钟信号进行控制，相比传统的比较器在预放大阶段具有更高的放大倍数与更快的速度，锁存比较阶段的转换速度也有进一步提高，另外本发明在两个阶段都将不需要工作的部分断开或置零，可大大降低电路的功耗，因此本发明具有速度快、功耗低、可置零、抗干扰能力强的优点。
本发明的技术方案包括了模式选择电路、预放大电路、锁存电路和驱动电路：
所述模式选择电路由外部反相器INV1构成，反相器INV1的输入端与整个比较器的时钟控制信号端S连接，反相器INV1的输出端连接预放大电路中的反相控制端
。
所述预放大电路包括8个PMOS管P1、P2、P3、P4、P5、P6、P7、P8和8个NMOS管N1、N2、N3、N4、N5、N6、N7、N8；N1、N4的栅极外接偏置电压；N1、N4、N7、N8的源极接地；N2的栅极成为比较器的第一输入端Vip；N3的栅极成为比较器的第二输入端Vin；N2、N3的源极与N1的漏极互连；N5、N6的源极与N4的漏极互连，N2的漏极、N5的栅极与P5、N7的漏极相互连接构成预放大电路的第二输出端Von1；N3的漏极、N6的栅极、P8的漏极、N8的漏极相互连接构成预放大电路的第一输出端Vop1；N5的漏极与P6的漏极连接；N6的漏极与P7的漏极连接；P5、P6、P7、P8的栅极与N7、N8的栅极相互连接构成反相控制端
，该反相控制端
的信号由比较器的时钟控制信号通过反相器获得；P5的源极与P1的漏极连接；P6的源极与P1的栅极、P3的栅极、P3的漏极互连；P7的源极与P2的栅极、P4的栅极、P4的漏极互连；P8的源极与P2的漏极连接；P1、P2、P3、P4的源极接电源VDD。
所述锁存电路包括5个PMOS管P9、P10、P11、P12、P13和5个NMOS管N9、N10、N11、N12、N13，以及两个反相器INV2、INV3；P9的漏极、N9的源极与所述预放大电路的第二输出端Von1连接；P10的漏极、N10的源极与所述预放大电路的第一输出端Vop1连接；P9、P10、N11的栅极与反相控制端
连接；N9、N10、P11的栅极相互连接构成比较器的时钟控制信号端S； P9的源极、N9的漏极与P12的漏极、P13的栅极、N12的漏极、N13的栅极、反相器INV2的输入端、反相器INV3的输出端相互连接构成锁存电路的第二输出端Von2；P10的源极、N10的漏极与P13的漏极、P12的栅极、N13的漏极、N12的栅极、反相器INV3的输入端、反相器INV2的输出端相互连接构成锁存电路的第一输出端Vop2；N11的源极接地；N11的漏极与N12、N13的源极互连；P11的源极接电源VDD；P11的漏极与P12、P13的源极互连。
所述驱动电路包括4个PMOS管P14、P15、P16、P17和4个NMOS管N14、N15、N16、N17；P14、N14的栅极与所述锁存电路的第二输出端Von2连接；P16、N16的栅极与所述锁存电路的第一输出端Vop2连接；N14、N15、N16、N17的源极接地；P14、P16的源极接电源VDD；P15、P17、N15、N17的栅极与时钟控制信号端S连接；P14的漏极与P15的源极连接，P16的漏极与P17的源极连接；P15、N14、N15的漏极互连构成比较器的第一输出端Vop；P17、N16、N17的漏极互连构成比较器的第二输出端Von。
附图说明
图1为本发明的总体电路图。
图2为本发明中的预放大模式等效电路图。
图3为本发明中的预放大电路的交流半边等效电路。
图4为图3电路对应的微变等效电路。
图5为本发明中的锁存比较模式等效电路图。
具体实施方式
本发明的一个实施例如图1所示，包括预放大电路、锁存电路和驱动电路。Vip、Vin为整个全差分比较器的差分输入端，Vop、Von为整个全差分比较器的差分输出端，Vop1、Von1为预放大电路的输出端，Vop2、Von2为锁存电de路的输出端，S为比较器的时钟控制信号，
为S的反相信号，Vbn为比较器的外加偏置电压端口，VDD为电源，GND为地。
全差分比较器在S为高电平时为预放大模式，S为低电平时为锁存比较模式。当时钟信号S为高电平时，
为低电平，此时起开关作用的P5、P6、P7、P8、P9、P10、N9、N10导通，起开关作用的N7、N8、N11、P11断开，起开关作用的P15、P17断开，起开关作用的N15、N17导通，此时的等效电路如图2所示。由图2所示的等效电路可以看出预放大电路正常工作，锁存电路与驱动电路不工作，此时预放大电路为差分输入差分输出结构，其半边交流等效如图3所示，此时采用瞬时极性法可以看出此电路构成正反馈结构，正反馈可以加速输出电压Von1的变化，使延时更短，正反馈结构可提供更大的增益。图3所示的半边交流电路对应的微变等效电路如图4所示，结合电路分析方法可以得出
，此放大倍数远大于传统预放大电路的放大倍数；正反馈具有滞回特性，可以防止因为干扰使得输出电压不断翻转。因此本发明中的预放大电路相比传统的预放大电路具有更大的放大倍数、更快的速度、更强的抗干扰能力。在S为高电平时，N11、P11断开，锁存电路不工作，由寄生电容存储预放大电路的输出电压Von1、Vop1，供锁存比较模式使用；P15、P17断开，驱动电路也不工作，N15、N17导通将输出端被置零。因此在S为高电平时，预放大电路正常工作，锁存电路不工作，锁存电路与预放大电路直接相连，由锁存电路的寄生电容存储预放大电路的输出电压Von1、Vop1，驱动电路输出被置零，锁存电路与驱动电路不消耗功耗。
当时钟信号S为低电平时，
为高电平，此时起开关作用的P5、P6、P7、P8、P9、P10、N9、N10断开，起开关作用的N7、N8、N11、P11导通，起开关作用的P15、P17导通，起开关作用的N15、N17断开，此时的等效电路如图5所示。由图5所示的等效电路可以看出预放大电路不工作，锁存电路与驱动电路正常工作，由于P5、P6、P7、P8不导通，整个预放大电路为断开状态，N7、N8导通将预放大电路的输出Von1、Vop1置零，因此S为低电平时预放大电路输出置零，整个预放大电路不消耗功耗。P9、N9、P10、N10断开，预放大电路与锁存电路断开；N11、P11导通，锁存电路正常工作，由预放大模式寄生电容存储的预放大输出电压Von1、Vop1作为初始状态。由于此电路为双锁存结构，并且引入INV2与INV3会进一步加快转换的速度，从而使得本发明的锁存电路可以在极短时间内完成初始状态的比较，并输出完成比较的电压Von2、Vop2，该Von2、Vop2电压值为VDD或者GND。P15、P17导通，N15、N17断开，使驱动电路正常工作，使输出的电压Vop 、Von可以驱动大的容性负载。因此在S为低电平时，预放大电路不工作，预放大电路输出被置零，预放大电路不消耗功耗，锁存电路正常工作，锁存电路与预放大电路断开，锁存电路比较寄生电容在预放大模式存储的预放大输出电压Von1、Vop1，通过驱动电路后输出最终电压Von、Vop。
Claims (1)
1.一种全差分高速低功耗比较器，包括预放大电路、锁存电路和驱动电路，其特征在于：
所述预放大电路包括8个PMOS管P1、P2、P3、P4、P5、P6、P7、P8和8个NMOS管N1、N2、N3、N4、N5、N6、N7、N8；N1、N4的栅极外接偏置电压；N1、N4、N7、N8的源极接地；N2的栅极成为比较器的第一输入端Vip；N3的栅极成为比较器的第二输入端Vin；N2、N3的源极与N1的漏极互连；N5、N6的源极与N4的漏极互连，N2的漏极、N5的栅极与P5、N7的漏极相互连接构成预放大电路的第二输出端Von1；N3的漏极、N6的栅极、P8的漏极、N8的漏极相互连接构成预放大电路的第一输出端Vop1；N5的漏极与P6的漏极连接；N6的漏极与P7的漏极连接；P5、P6、P7、P8的栅极与N7、N8的栅极相互连接构成反相控制端
；P5的源极与P1的漏极连接；P6的源极与P1的栅极、P3的栅极、P3的漏极互连；P7的源极与P2的栅极、P4的栅极、P4的漏极互连；P8的源极与P2的漏极连接；P1、P2、P3、P4的源极接电源VDD；
所述锁存电路包括5个PMOS管P9、P10、P11、P12、P13和5个NMOS管N9、N10、N11、N12、N13，以及两个反相器INV2、INV3；P9的漏极、N9的源极与所述预放大电路的第二输出端Von1连接；P10的漏极、N10的源极与所述预放大电路的第一输出端Vop1连接；P9、P10、N11的栅极与反相控制端
连接；N9、N10、P11的栅极相互连接构成时钟控制信号端S； P9的源极、N9的漏极与P12的漏极、P13的栅极、N12的漏极、N13的栅极、反相器INV2的输入端、反相器INV3的输出端相互连接构成锁存电路的第二输出端Von2；P10的源极与N10的漏极、P13的漏极、P12的栅极、N13的漏极、N12的栅极、反相器INV3的输入端、反相器INV2的输出端相互连接构成锁存电路的第一输出端Vop2；N11的源极接地；N11的漏极与N12、N13的源极互连；P11的源极接电源VDD；P11的漏极与P12、P13的源极互连；
所述驱动电路包括4个PMOS管P14、P15、P16、P17和4个NMOS管N14、N15、N16、N17；P14、N14的栅极与所述锁存电路的第二输出端Von2连接；P16、N16的栅极与所述锁存电路的第一输出端Vop2连接；N14、N15、N16、N17的源极接地；P14、P16的源极接电源VDD；P15、P17、N15、N17的栅极与时钟控制信号端S连接；P14的漏极与P15的源极连接，P16的漏极与P17的源极连接；P15、N14、N15的漏极互连构成比较器的第一输出端Vop；P17、N16、N17的漏极互连构成比较器的第二输出端Von。
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