CN106067822A - 一种高速高精度的cmos锁存比较器 - Google Patents

Abstract

一种高速高精度的CMOS锁存比较器，包括前置放大级、锁存比较级和推挽输出级，前置放大级将输入信号放大后输出给锁存比较级进行比较后输出给推挽输出级，将锁存比较级的输出转换为逻辑信号输出。前置放大级采用有源电流镜为负载的差动对电路结构，锁存比较级采用差分输入电路结构，推挽输出级是输出缓冲区，将锁存比较级的输出转换为逻辑信号输出。

Description

一种高速高精度的CMOS锁存比较器

技术领域

本发明涉及比较器电路结构，特别涉及一种高速高精度的CMOS锁存比较器。

背景技术

随着现代通信技术的广泛应用，高速高精度的电子设备成为市场的主流，这些设备推动了模数转换器呈现出向高速度方向发展的显著特征。在数模转换和许多模拟电路中，比较器是常常被用到的电路。比较器作为模数转换器的核心模块，其失调电压、功耗、回馈噪声、比较器速度等特性会对模数转换器的形成产生极其重要的影响。比较器较低的精度会造成模数转换器的输出错误；比较器速度不够，则不能在要求的时间内完成正确的比较输出，出现亚稳态输出。因此，要实现高速高精度的模数转换器，其所用比较器的精度和速度是关键。对于高速模数转换器而言，高性能的比较器是其关键部分。它在很大程度上影响到模数转换器延时、精度、功耗、输入电压范围、输入阻抗以及芯片面积等诸多方面。比较器的性能，特别是速度和精度，会直接决定数模转换器所能实现的性能。

在高速模数转换器的设计中，通常采用如下类型的比较器获得高速度：多级开环比较器、动态锁存比较器、预放大锁存比较器等。多级开环比较器能够得到较高的速度和精度，但由于受到多级放大器所带来的带宽的限制，很难实现高速比较。动态锁存比较器可以实现较高的速度，但由于其结构的限制，失调电压不能得到很好的控制，会直接影响到精度，不能满足高速高精度的应用要求。预放大锁存比较器，结合了开环比较器和动态比较器的优点，在锁存比较器的前面增加一级放大器，从而能够将精度和速度很好的结合起来，在较高的速度下同时能够得到较好的精度。

发明内容

本发明提出了一种高速高精度的CMOS锁存比较器，它是一种基于预放大锁存快速比较的高速高精度CMOS锁存比较器，可以实现高精度比较的同时保证比较器具有小的传输延时。

本发明的技术方案如下：一种高速高精度的CMOS锁存比较器，基于预放大锁存比较器原理，其特征在于，包括前置放大级、锁存比较级和推挽输出级，前置放大级将输入信号放大后输出给锁存比较级进行比较后输出给推挽输出级，将锁存比较级的输出转换为逻辑信号输出；

前置放大级采用有源电流镜为负载的差动对电路结构，包括PMOS管P1、P2，NMOS管N1、N2、N3，PMOS管P1和PMOS管P2的源极均连接电源VDD，PMOS管P1的栅极与PMOS管P2的栅极互连并与PMOS管P1的漏极和NMOS管N1的漏极连接在一起并作为前置放大级的一个输出端，输出电压V₀₁，PMOS管P2的漏极连接NMOS管N2的漏极并作为前置放大级的另一个输出端，输出电压V₀₂，NMOS管N1的栅极连接参考电压Vref，NMOS管N2的栅极连接输入电压Vin，NMOS管N1的源极与NMOS管N2的源极和NMOS管N3的漏极连接在一起，NMOS管N3的栅极连接偏置电压Vbias，NMOS管N3的源极接地GND；

锁存比较级采用差分输入电路结构，包括PMOS管P3、P4、P5，NMOS管N4、N5、N6，为折中考虑增益和带宽对精度和速度的影响，锁存比较级正向输入端的负载管PMOS管P4作为负电阻与二极管连接的PMOS管P3并联，以增大电平翻转时流过该支路的电流；PMOS管P3的源极、PMOS管P4的源极以及PMOS管P5的源极均连接电源VDD，PMOS管P3的栅极与PMOS管P3的漏极、PMOS管P4的漏极、PMOS管P5的栅极以及NMOS管N4的漏极连接在一起，PMOS管P4的栅极连接PMOS管P5的漏极和NMOS管N5的漏极并作为预放大锁存级的输出端，NMOS管N4的栅极和NMOS管N5的栅极作为锁存比较级的输入端，分别连接前置放大级的输出电压V₀₁和V₀₂，NMOS管N4的源极连接NMOS管N5的源极和NMOS管N6的漏极，NMOS管N6的栅极连接偏置电压Vbias，NMOS管N6的源极接地GND；

推挽输出级包括PMOS管P8、P9，NMOS管N10、N11，PMOS管P8和PMOS管P9的源极均连接电源VDD，PMOS管P8的栅极连接锁存比较级的输出端，PMOS管P8的漏极与PMOS管P9的栅极、NMOS管N11的栅极以及NMOS管N10的漏极连接在一起，NMOS管N10的栅极连接偏置电压Vbias，NMOS管N10的源极接地GND，PMOS管P9的漏极连接NMOS管N11的漏极并作为推挽输出级的输出端，该输出端也是CMOS锁存比较器的输出端，NMOS管N11的的源极接地GND。

本发明的优点及显著效果：本发明针对比较器较低的精度会造成模数转换器的输出错误；比较器速度不够，则不能在要求的时间内完成正确的比较输出，出现亚稳态输出这一缺陷。采用高速高精度CMOS锁存比较器，结合了开环比较器和动态比较器的优点，在锁存比较器的前面增加一级放大器，从而能够将精度和速度很好的结合起来，特别的，为了满足高速高精度比较器对响应时间的要求，折中考虑预放大器的增益和带宽，在实现高精度比较的同时保证比较器具有小的传输延时，提高了比较器的性能。

附图说明

图1为比较器的性能参数精度和速度说明图；

图2为一般设计中采用的锁存级原理图；

图3为本发明设计中采用的锁存级原理图；

图4为本发明高速高精度CMOS锁存比较器原理图。

具体实施方式

参看图1，比较器的速度是描述比较器性能的一个重要参数，它定义了比较器对响应时间的要求。比较器的精度是描述比较器性能的另一个重要参数，它定义了比较器能够检测到的最小比较信号。如图1(a)所示，横坐标为输入电压差V_P-V_N，纵坐标为输出信号V_O，V_OH和V_OL分别是输出高电平和输出低电平，V_IH和V_IL是输入分别达到上限和下限所需的输入电压差V_P-V_N，这种输入变化即为比较器的精度。传输延时为输出波形与输入波形对应变化的延时，传输延时tp示意图如图1(b)所示，其中，横坐标为时间t，纵坐标分别为输入信号V_in和输出信号V_O，V_OH和V_OL分别是输出高电平和输出低电平

图2为一般设计中采用的锁存级原理图。在高速比较器中，锁存比较级必须有一个比较大的带宽以保证其速度。但是受到增益带宽积的限制，在大带宽的情况下很难实现较高的增益。传统设计中有采用如图2(a)所示的基本锁存比较级电路结构，可以有较大的带宽，减小传输延时。但是增益较低，检测精度不高。此时电路增益为：

$A_1=\sqrt{\frac{u_n{(W/L)}_{N41}}{u_p{(W/L)}_{P51}}}=\frac{g_{mN41}}{g_{mP51}}---(2-1)$

式中，u_n和u_p分别为电子迁移率和空穴迁移率，(W/L)_N41和(W/L)_P51分别为NMOS管N41和PMOS管P51的宽长比，g_mN41和g_mP51分别为NMOS管N41和PMOS管P51的跨导。因此一般设计有采用两个PMOS管的P42、P52作为负电阻同二极管连接的PMOS管P32、P62并联，来实现较高的增益，如图2(b)所示的高增益预放大锁存级电路结构，该电路的增益为：

$A_2=\sqrt{\frac{u_n{(W/L)}_{N42}}{u_p{(W/L)}_{P32}}\frac{1}{1-\mathrm{\α}}}=\frac{g_{mN42}}{g_{mP32}-g_{mP42}}---(2-2)$

式中α称为反馈因子，并为α＝(W/L)_P42/(W/L)_P32，u_n和u_p分别为电子迁移率和空穴迁移率，(W/L)_N42、(W/L)_P32和(W/L)_P42分别为NMOS管N42、PMOS管P32和P42的宽长比，g_mN42、g_mP32和g_mP42分别为NMOS管N42和PMOS管P32、P42的跨导。

从式中看到，当P32、P42跨导相同时，可以提供接近无穷大的增益。因此，适当设计晶体管P32、P42的宽长比，可以提高增益，提高检测精度。但是带宽相对较小，传输延时增大。

图3为本发明设计中采用的锁存级原理图。本发明折中考虑增益和带宽对精度和速度的要求，关键是为折中考虑增益和带宽对精度和速度的影响，锁存比较级正向输入端的负载管PMOS管P4作为负电阻与二极管连接的PMOS管P3并联，以增大电平翻转时流过该支路的电流，通过调节P3、P4与P5管的尺寸，可以保证比较器具有最佳的增益和带宽，保证比较器具有较高检测精度的同时实现快速比较。满足高速高精度比较器对响应时间和失调电压的要求，此时电路增益为：

$A=\frac{g_{mN4}}{g_{mP5}-(g_{mP3}-g_{mP4})}---(3-1)$

式中，g_mN4、g_mP3、g_mP4和g_mP5分别为NMOS管N4、PMOS管P3、P4和P5的跨导。可以看到，此时电路增益A(公式3-1)在A1(公式2-1)与A2(公式2-2)之间，折中考虑了电路增益与带宽，保证电路具有高的检测精度和小的传输延时，实现高速高精度比较。其工作原理如下：

正反馈锁存级用于确定哪个输入信号大并放大它们之间的误差。该电路使用P4和P5栅、漏交叉连接的正反馈回路增加预放大锁存级的增益。先假设I_O+比I_O-大得多，则P3、P5打开，P4关断。假设在β3＝β_A，β5＝β_B的情况下，V_O-约等于VDD，V_O+等于：

$V_{o+}=VDD-(\sqrt{2I_{o+}/{\mathrm{\β}}_A}+|V_{th}\left|\right)---(3-2)$

其中，VDD为电源电压，Vo+、Vo-分别为PMOS管P3、P5的漏端电压，Io+、Io-分别为流过PMOS管P3、P5的电流，V_th为PMOS管导通的阈值电压，β_A＝μ_pC_ox(W/L)_P3、β_B＝μ_pC_ox(W/L)_P5，μp为空穴迁移率，C_ox为栅氧电容，(W/L)_P3、(W/L)_P5分别为MOS管P3、P5的宽长比。如果I_O+逐渐减小，I_O-逐渐增大，则当P5的漏源电压等于P4的阈值电压时，P4开始向P3灌电流，这增大了P3的漏源电压，因此P5关断。如果假设V_O+或V_O-的最小值等于VDD-|Vth|，则P4、P5工作于稳态条件，线性区或者截止区。在这些条件下，当通过P5的电压到达-|Vth|时，P5进入饱和区。此时，通过P5的电流为：

i_0-＝(β_B/2)(VDD-V_O+-|V_th|)² (3-3)

i_o-＝(β_B/β_A)i_o+ (3-4)

式中，VDD为电源电压，Vo+为PMOS管P3的漏端电压，Io+、Io-分别为流过PMOS管P3、P5的电流，V_th为PMOS管导通的阈值电压，β_A＝μ_pC_ox(W/L)_P3、β_B＝μ_pC_ox(W/L)_P5，μp为空穴迁移率，C_ox为栅氧电容，(W/L)_P3、(W/L)_P5分别为MOS管P3、P5的宽长比。这就是切换发生的点，此时P5关断，P4打开。如果β_A＝β_B，则切换发生时的电流I_O+等于I_O-。如果β_A≠β_B，比较器具体迟滞性。对于I_O+逐渐增大，I_O-逐渐减小的情况有类似的分析，切换发生的点即为：

i_o+＝(β_B/β_A)i_o- (3-5)

式中，Io+、Io-分别为流过PMOS管P3、P5的电流，β_A＝μ_pC_ox(W/L)_P3、β_B＝μ_pC_ox(W/L)_P5，μp为空穴迁移率，C_ox为栅氧电容，(W/L)_P3、(W/L)_P5分别为MOS管P3、P5的宽长比。

参看图4，本发明高速高精度CMOS锁存比较器包括前置放大级、锁存比较级和推挽输出级。其中，前置放大级放大最小输入信号，比较器由此作出判断。正反馈锁存级用于确定哪个输入信号大并放大它们之间的误差。为了满足高速高精度比较器对响应时间的要求，设计中折中考虑预放大器的增益和带宽。推挽输出级将预放大锁存级的输出转换为逻辑信号(即0或5V)，有效减小比较器的亚稳态输出。

前置放大级放大输入信号，输入到锁存比较级进行比较。设置前置放大级的电路可以有效地减小比较器的传输延时。对于单级放大器而言，增益和带宽是一对矛盾，为了提高比较器的精度，必须提高比较器的分辨率即比较器的增益，如此，则比较器的带宽受到限制，为了保证比较器在具有高增益的情况下实现高速度，综合考虑前置放大级的增益、带宽和失调对整体放大器的影响，本发明中前置放大级采用差分输入结构，在尽量不降低放大器增益的条件下，增大放大器的带宽以获得更快的速度，可以在保证增益的情况下提供很宽的带宽，减小传输延时。前置放大级放大输入信号提高比较器的灵敏度。同时前置放大级可以减少输入到锁存比较级的失调电压。N1和N2的大小设置考虑了输入电容和差分放大器的跨导。跨导决定了前置放大级的增益。

锁存比较级是整个比较器的核心部分。本发明中锁存比较器采用差分输入电路结构，可以得到较强的共模抑制能力，提高比较器对噪声的抑制能力。为了满足高速高精度比较器对响应时间的要求，设计中为折中考虑增益和带宽对精度和速度的影响，锁存比较级正向输入端的负载管PMOS管P4作为负电阻与二极管连接的PMOS管P3并联，以增大电平翻转时流过该支路的电流。比较器设计中的最后一部分是输出缓冲区，本发明中采用推挽输出级，将锁存比较级的输出转换为逻辑信号(即0或5V)，推挽输出可以有效减小比较器的亚稳态输出。

本发明的特点已经及内容已揭示如上，然而本领域的技术人员可能基于本发明的说明而做种种不背离发明精神的替换和修改。因此，本发明的保护范围应包含所有为折中考虑增益和带宽对精度和速度的影响，锁存比较级正向输入端的负载管PMOS管P4作为负电阻与二极管连接的PMOS管P3并联，以增大电平翻转时流过该支路的电流的形式及其相应电路来实现高精度比较的同时保证比较器具有小的传输延时的控制。

Claims (1)

1.一种高速高精度的CMOS锁存比较器，基于预放大锁存比较器原理，其特征在于，包括前置放大级、锁存比较级和推挽输出级，前置放大级将输入信号放大后输出给锁存比较级进行比较后输出给推挽输出级，将锁存比较级的输出转换为逻辑信号输出；

前置放大级采用有源电流镜为负载的差动对电路结构，包括PMOS管P1、P2，NMOS管N1、N2、N3，PMOS管P1和PMOS管P2的源极均连接电源VDD，PMOS管P1的栅极与PMOS管P2的栅极互连并与PMOS管P1的漏极和NMOS管N1的漏极连接在一起并作为前置放大级的一个输出端，输出电压V₀₁，PMOS管P2的漏极连接NMOS管N2的漏极并作为前置放大级的另一个输出端，输出电压V₀₂，NMOS管N1的栅极连接参考电压Vref，NMOS管N2的栅极连接输入电压Vin，NMOS管N1的源极与NMOS管N2的源极和NMOS管N3的漏极连接在一起，NMOS管N3的栅极连接偏置电压Vbias，NMOS管N3的源极接地GND；

锁存比较级采用差分输入电路结构，包括PMOS管P3、P4、P5，NMOS管N4、N5、N6，为折中考虑增益和带宽对精度和速度的影响，锁存比较级正向输入端的负载管PMOS管P4作为负电阻与二极管连接的PMOS管P3并联，以增大电平翻转时流过该支路的电流；PMOS管P3的源极、PMOS管P4的源极以及PMOS管P5的源极均连接电源VDD，PMOS管P3的栅极与PMOS管P3的漏极、PMOS管P4的漏极、PMOS管P5的栅极以及NMOS管N4的漏极连接在一起，PMOS管P4的栅极连接PMOS管P5的漏极和NMOS管N5的漏极并作为预放大锁存级的输出端，NMOS管N4的栅极和NMOS管N5的栅极作为锁存比较级的输入端，分别连接前置放大级的输出电压V₀₁和V₀₂，NMOS管N4的源极连接NMOS管N5的源极和NMOS管N6的漏极，NMOS管N6的栅极连接偏置电压Vbias，NMOS管N6的源极接地GND；

推挽输出级包括PMOS管P8、P9，NMOS管N10、N11，PMOS管P8和PMOS管P9的源极均连接电源VDD，PMOS管P8的栅极连接锁存比较级的输出端，PMOS管P8的漏极与PMOS管P9的栅极、NMOS管N11的栅极以及NMOS管N10的漏极连接在一起，NMOS管N10的栅极连接偏置电压Vbias，NMOS管N10的源极接地GND，PMOS管P9的漏极连接NMOS管N11的漏极并作为推挽输出级的输出端，该输出端也是CMOS锁存比较器的输出端，NMOS管N11的的源极接地GND。