CN111147056B - 一种动态比较器、模数转换器和控制方法 - Google Patents

一种动态比较器、模数转换器和控制方法 Download PDF

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Abstract

本申请公开了一种动态比较器、模数转换器和控制方法，包括：依次连接的预放大器、锁存器和控制电路；预放大器用于对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至锁存器；锁存器的输出端与控制电路的输入端相连，用于根据两端电压的电压高低，输出对应的电平信号至外部电路和所述控制电路；控制电路的输出端与所述预放大器的尾电流管的栅极连接，用于在电平信号符合预设条件时控制电源断开，停止为预放大器供电。通过比较两端电压的电压高低，输出对应的电平信号至控制电路，控制电路在电平信号符合预设条件时控制电源断开以停止为预放大器供电，从而控制预放大器关闭，降低动态比较器的功耗。

Description

一种动态比较器、模数转换器和控制方法
技术领域
本申请涉及集成电路技术领域，尤其涉及一种动态比较器、模数转换器和控制方法。
背景技术
模数转换器是现今的应用电子设备以及通信设备的核心模块，而比较器是模数转换器中的主要模块之一，用于比较两个输入的模拟信号，从而产生一个二进制输出。比较器的精度、速度以及功耗直接决定模数转换器的性能。逐次逼近型模数转换器是常见的低功耗模数转换器，由于逐次逼近型模数转换器的结构决定了其在功耗上有优势，所以不希望逐次逼近型模数转换器的功耗太高。现有的比较器作为模数转换器中的主要模块，其主要缺点在于功耗较高。
综上所述，需要提供一种低功耗的动态比较器、模数转换器和控制方法。
发明内容
为解决以上问题，本申请提出了一种动态比较器、模数转换器和控制方法。
一方面，本申请提出一种动态比较器，包括：依次连接的预放大器、锁存器和控制电路；
所述预放大器用于对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至所述锁存器；
所述锁存器的输出端与所述控制电路的输入端相连，用于根据所述两端电压的电压高低，输出对应的电平信号至外部电路和所述控制电路；
所述控制电路的输出端与所述预放大器的尾电流管的栅极连接，用于在所述电平信号符合预设条件时控制电源断开，停止为所述预放大器供电。
优选地，所述控制电路包括一个三输入的与非门，所述与非门的输入端与所述锁存器的输出端以及反向时钟信号连接，所述与非门的输出端与所述尾电流管的栅极连接；
所述与非门用于根据输入端接收到的电平信号，控制输出端输出电压。
优选地，所述预放大器的输出端设有多个电容，用于降低所述预放大器的输入等效噪声。
优选地，所述锁存器的输出端设有多个电容，用于降低所述锁存器的输入等效噪声。
优选地，所述锁存器具体用于判断两端电压的电压高低，控制电压高的一端对应的输出电压降低。
第二方面，本申请提出一种逐次逼近寄存器型模数转换器，包括：第一电容阵列、第二电容阵列、动态比较器和逻辑控制器；
所述动态比较器的两个输入端分别与所述第一电容阵列和所述第二电容阵列连接，用于比较第一电容阵列和第二电容阵列中的模拟电压，将根据比较结果生成的数字信号发送至所述逻辑控制器；
所述逻辑控制器与动态比较器的输出端相连接，用于根据所述数字信号，控制第一电容阵列或第二电容阵列的电压减小，保存接收到的所述数字信号，直至第一电容阵列与第二电容阵列中的电压比较完成后，输出所有保存的数字信号。
优选地，还包括数字解码器；
所述数字解码器与所述模数转换器相连接，用于解码数字信号，生成新的数字信号后输出。
第三方面，本申请提出一种动态比较器的控制方法，包括：
预放大器对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至锁存器；
锁存器根据所述两端电压的电压高低，输出对应的电平信号至外部电路和控制电路；
控制电路在所述电平信号符合预设条件时控制电源断开，停止为所述预放大器供电。
本申请的优点在于：通过比较两端电压的电压高低，输出对应的电平信号至控制电路，控制电路在电平信号符合预设条件时控制电源断开以停止为预放大器供电，从而控制预放大器关闭，降低动态比较器的功耗。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选事实方案的目的，而并不认为是对本申请的限制。而且在整个附图中，用同样的参考符号表示相同的部件。在附图中：
图1是本申请提供的一种动态比较器的结构示意图；
图2是本申请提供的一种动态比较器的电路图；
图3是本申请提供的一种动态比较器的节点的工作波形图；
图4是本申请提供的一种逐次逼近寄存器型模数转换器的结构示意图；
图5是本申请提供的另一种逐次逼近寄存器型模数转换器的结构示意图；
图6是本申请提供的一种动态比较器的控制方法的流程图。
附图标记说明
VIN第一差分输入信号 VIP第二差分输入信号
VN第一放大电压 VP第二放大电压
VON第一电平信号 VOP第二电平信号
Clk时钟信号 Clkc反向时钟信号
CVN现有的预放大器输出的第一放大电压
CVP现有的预放大器输出的第二放大电压
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
根据本申请的实施方式，提出一种动态比较器，如图1所示，包括：依次连接的预放大器101、锁存器102和控制电路103；
预放大器用于对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至锁存器；
锁存器的输出端与控制电路的输入端相连，用于根据两端电压的电压高低，输出对应的电平信号至外部电路和控制电路；
控制电路的输出端与预放大器的尾电流管的栅极连接，用于在电平信号符合预设条件时控制预放大器与电源(VDD)断开，停止电源为放大器供电。
尾电流管的源极与电源相连。
放大后的差的两端电压包括第一放大电压VN和第二放大电压VP。
如以下公式所示，放大后的差的两端电压等于两路差分输入信号的差乘以放大倍数。即，第一差分输入信号VIN和第二差分输入信号VIP的差乘以放大倍数n，等于第一放大电压VN与第二放大电压VP的差。
(VIN-VIP)×n＝(VN-VP)
如图2所示，控制电路包括一个三输入与非门，与非门的输入端与锁存器的输出端以及反向时钟连接，与非门的输出端与尾电流管的栅极连接；
与非门用于根据输入端接收到的电平信号，控制输出端输出电压VC。
预放大器的输出端设有多个电容，用于降低所述预放大器的输入等效噪声。
如图2所示，预放大器包括：尾电流管、电容C1、电容C2、晶体管T1、晶体管T2、晶体管T3和晶体管T4。
第一差分输入信号VIN通过晶体管T2的栅极输入至预放大器，第二差分输入信号VIP通过晶体管T1的栅极输入至预放大器。
晶体管T1和晶体管T2的源极与尾电流管的漏极相连接。电容C1的一端与晶体管T1的漏极以及晶体管T3的源极相连接，另一端与晶体管T3的漏极一同接地。电容C2的一端与晶体管T2的漏极以及晶体管T4的源极相连接，另一端与晶体管T4的漏极一同接地。时钟信号Clk通过晶体管T3和晶体管T4的栅极输入至预放大器。
第一放大电压VN通过节点N1输出至锁存器，第二放大电压VP通过节点N2输出至锁存器。
在一种优选的实施方式中，电容C1和电容C2可以为200fF。
锁存器的输出端设有多个电容，用于降低锁存器的输入等效噪声。
如图2所示，锁存器包括：电容C3、电容C4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、体管T9、晶体管T10、晶体管T11和晶体管T12。
第一放大电压VN通过晶体管T10的栅极输入至锁存器，第二放大电压VP通过晶体管T9的栅极输入至锁存器。
晶体管T5、晶体管T6、晶体管T7和晶体管T8的源极与电源VDD相连接。反向时钟信号Clkc通过晶体管T5话和晶体管T8的栅极输入至锁存器。晶体管T7的漏极、晶体管T8的漏极、晶体管T10的源极、晶体管T6的栅极、晶体管T11的栅极分别与电容C4的一端相连。电容C4的另一端与晶体管T11的源极一同接地。晶体管T5的漏极、晶体管T6的漏极、晶体管T9的源极、晶体管T7的栅极、晶体管T12的栅极分别与电容C3的一端相连。电容C3的另一端与晶体管T12的源极一同接地。晶体管T9的漏极与晶体管T11的漏极相连接。晶体管T10的漏极与晶体管T12的漏极相连接。
第一电平信号VON通过节点N3输出至控制电路，第二电平信号VOP通过节点N4输出至控制电路。
在一种优选的实施方式中，电容C3和电容C4可以为35fF。
动态比较器的输入参考噪声由预放大器和锁存器的输出节点电容决定，通过在预放大器和锁存器的输出端分别增加两对电容，能够降低比较器的噪声。通过仿真得到的本申请实施例所提出的一种动态比较器的输入参考噪声为96uV均方根(Root MeamSquare，RMS)。
锁存器具体用于判断两端电压的电压高低，控制电压高的一端对应的输出电压降低。
以与非门为例，如图2所示，与非门的输入端分别与第一电平信号VON、第二电平信号VOP以及反向时钟信号Clkc相连接。
以使用的控制电路为与非门为例，预设条件为，在比较阶段，当第一电平信号VON和第二电平信号VOP中的某一电平信号减小到与接地GND相同时。
由于在本申请的实施例中，当反向时钟信号Clkc为高电平时，第一放大电压VN和第二放大电压VP一定为低电平，第二电平信号VOP和第一电平信号VON一定都为高电平。所以，当某一电平信号减小到与接地GND相同时，与非门的反向时钟信号Clkc为高电平，另一电平信号为高电平，此时只有一个电平信号为低电平，与非门输出电压VC，通过将输出电压VC输入至尾电流管，使尾电流管的漏极关断，关闭预放大器以节省功率。
如图3所示，由于第一放大电压VN小于第二放大电压VP，所以锁存器根据此判断结果，控制第二电平信号VOP的电压降至0V。当第二电平信号VOP的电压下降至低于控制电路的阈值时，由于第一电平信号VON还是高电平，所以控制电路控制输出电压VC增大至与电源电压VDD相同，即控制输出电压VC增大至0.6V。此时，尾电流管关断，电源断开，停止为预放大器供电。
为了降低功率消耗，将反馈控制偏置技术应用于前置放大器，即使用控制电路控制电源的导通与断开。对于现有的前置放大器，尾电流管由时钟直接控制。如图3所示，在比较阶段期间，现有的预放大器输出的共模电压，即第一放大电压CVN与第二放大电压CVP的电压之和除以2，增加到电源电压VDD。在本申请的实施例中，尾电流管由锁存器输出的第一电平信号VON、第二电平信号VOP以及反向时钟信号Clkc控制。
如图3所示，在比较阶段，当预放大器输出的共模电压，即第一放大电压VN与第二放大电压VP的电压之和除以2，增加到一定水平时(约0.45V)，锁存器将被触发。只要触发锁存器，就不需要将预放大器输出的共模电压增加到与电源电压VDD相同的大小(0.6V)。
以三输入与非门为例，当锁存级被触发时，控制电压高的一端对应的输出电压降低。当与非门检测到第二电平信号VOP或第一电平信号VON减小到与接地GND相同时，输出电压VC将转变为电源电压VDD，关闭预放大器以节省功率。与现有的比较器相比，本申请的实施例所提出的反馈控制偏置技术可以节省大约21.6％的功率。
如图3所示，在输出电压VC增大的时候，现有的动态比较器中的预放大器还在工作，使第一放大电压CVN和第二放大电压CVP的电压继续增加，直至达到0.6V。而在本申请的实施例中，在电源停止为预放大器供电(预放大器与电源断开)之后，第一放大电压VN和第二放大电压VP的电压还能够继续维持在0.4V左右。
根据本申请的实施方式，还提出一种逐次逼近寄存器型模数转换器，如图4所示，包括：第一电容阵列201、第二电容阵列202、动态比较器203和逻辑控制器204；
动态比较器的两个输入端分别与第一电容阵列和第二电容阵列连接，用于比较第一电容阵列和第二电容阵列中的模拟电压，将根据比较结果生成的数字信号发送至所述逻辑控制器；
逻辑控制器与比较器的输出端相连接，用于根据数字信号，控制第一电容阵列或第二电容阵列的电压减小，保存接收到的数字信号，直至第一电容阵列与第二电容阵列中的电压比较完成后，输出所有保存的数字信号。
本申请实施例还包括第一自举开关和第二自举开关。
第一自举开关分别与第一电容阵列以及比较器的一个输入端相连接，第二自举开关分别与第二电容阵列以及比较器的另一个输入端相连接。
根据本申请的实施方式，还提出另一种逐次逼近寄存器型模数转换器，如图5所示，此逐次逼近寄存器型模数转换器还包括数字解码器205；
数字解码器与模数转换器相连接，用于解码数字信号，生成新的数字信号后输出。
数字解码器能够根据预设定的各位数字信号对应的权重，对接收到的多位数字信号进行计算，将根据权重计算得到的新的数字信号输出。
使用本申请的实施例中的动态比较器的模数转换器，在动态比较器、第一自举开关和第二自举开关部分消耗功耗为0.27uW，采样率为100kS/s。
根据本申请的实施方式，还提出一种动态比较器的控制方法，如图6所示，包括：
S101，预放大器对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至锁存器；
S102，锁存器根据所述两端电压的电压高低，输出对应的电平信号至外部电路和控制电路；
S103，控制电路在所述电平信号符合预设条件时控制电源断开，停止为所述预放大器供电。
放大后的差的两端电压包括第一放大电压VN和第二放大电压VP。
如以下公式所示，放大后的差的两端电压等于两路差分输入信号的差乘以放大倍数。即，第一差分输入信号VIN和第二差分输入信号VIP的差乘以放大倍数n，等于第一放大电压VN与第二放大电压VP的差。
(VIN-VIP)×n＝(VN-VP)
锁存器根据两端电压的电压高低，控制电压高的一端对应的输出电压降低。
在电平信号符合预设条件时控制电源断开以停止为预放大器供电。
以使用的控制电路为与非门为例，预设条件为，在比较阶段，当第一电平信号VON和第二电平信号VOP中的某一电平信号减小到与接地GND相同时。
由于在本申请的实施例，当反向时钟信号Clkc为高电平时，第一放大电压VN和第二放大电压VP一定为低电平，第二电平信号VOP和第一电平信号VON一定都为高电平。所以，当某一电平信号减小到与接地GND相同时，与非门的反向时钟信号Clkc为高电平，另一电平信号为高电平，此时只有一个电平信号为低电平，与非门输出电压VC，通过将输出电压VC输入至尾电流管，使尾电流管的漏极关断，关闭预放大器以节省功率。为了更好地理解，下面将对本申请实施例的工作流程进行说明。
如图2所示，第一差分输入信号VIN和第二差分输入信号VIP输入预放大器，预放大器对这两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，即第一放大电压VN与第二放大电压VP，输出至锁存器。
如图3所示，在比较阶段，当预放大器输出的共模电压，即第一放大电压VN与第二放大电压VP的电压之和除以2，增加到一定水平时(约0.45V)，锁存器将被触发。只要触发锁存器，就不需要将预放大器输出的共模电压增加到与电源电压VDD相同的大小(0.6V)。
由于第一放大电压VN小于第二放大电压VP，所以锁存器根据此判断结果，控制第二电平信号VOP的电压降至0V。当第二电平信号VOP的电压下降至低于控制电路的阈值时，由于第一电平信号VON还是高电平，所以控制电路控制输出电压VC增大至与电源电压VDD相同，即控制输出电压VC增大至0.6V。此时，尾电流管关断，电源断开，停止为预放大器供电。
本申请的实施方式中，通过比较两端电压的电压高低，输出对应的电平信号至控制电路，控制电路在电平信号符合预设条件时控制电源断开以停止为预放大器供电，从而控制预放大器关闭，降低动态比较器的功耗；通过在预放大器和锁存器的输出端分别增加多个电容，能够降低动态比较器的输入等效噪声。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种逐次逼近寄存器型模数转换器，其特征在于，包括：第一电容阵列、第二电容阵列、动态比较器和逻辑控制器；
所述动态比较器的两个输入端分别与所述第一电容阵列和所述第二电容阵列连接，用于比较第一电容阵列和第二电容阵列中的模拟电压，将根据比较结果生成的数字信号发送至所述逻辑控制器；
所述逻辑控制器与动态比较器的输出端相连接，用于根据所述数字信号，控制第一电容阵列或第二电容阵列的电压减小，保存接收到的所述数字信号，直至第一电容阵列与第二电容阵列中的电压比较完成后，输出所有保存的数字信号；
其中，所述动态比较器，包括：依次连接的预放大器、锁存器和控制电路；所述预放大器用于对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至所述锁存器；所述锁存器的输出端与所述控制电路的输入端相连，用于根据所述两端电压的电压高低，输出对应的电平信号至外部电路和所述控制电路；所述控制电路的输出端与所述预放大器的尾电流管的栅极连接，用于在所述电平信号符合预设条件时控制电源断开，停止为所述预放大器供电；其中,所述控制电路包括一个三输入的与非门，所述与非门的输入端与所述锁存器的输出端以及反向时钟信号连接，所述与非门的输出端与所述尾电流管的栅极连接,所述与非门用于根据输入端接收到的电平信号，控制输出端输出电压。
2.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，还包括数字解码器；
所述数字解码器与所述模数转换器相连接，用于解码数字信号，生成新的数字信号后输出。
3.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述预放大器的输出端设有多个电容，用于降低所述预放大器的输入等效噪声。
4.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述锁存器的输出端设有多个电容，用于降低所述锁存器的输入等效噪声。
5.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述锁存器具体用于判断两端电压的电压高低，控制电压高的一端对应的输出电压降低。
6.一种基于权利要求1和3-5任一项所述的逐次逼近寄存器型模数转换器的控制方法，其特征在于，包括：
预放大器对外部输入的两路差分输入信号的差进行放大处理，得到放大后的差的两端电压，输出至锁存器；
锁存器根据所述两端电压的电压高低，输出对应的电平信号至外部电路和控制电路；
控制电路在所述电平信号符合预设条件时控电源断开，停止为所述预放大器供电。
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