CN104242879A - 一种用于高速模数转换器的高速低失调动态比较器 - Google Patents

Abstract

本发明提供了一种用于高速模数转换器的高速低失调动态比较器，包括：前置放大器，包括静态放大器、第一输入失调存储电容和第二输入失调存储电容，所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述静态放大器的正相输入端、所述静态放大器的反相输入端，以在失调消除阶段存储所述静态放大器的失调电压；动态放大器，用于放大所述前置放大器的输出信号；动态锁存器，用于放大所述动态放大器的输出信号，并将放大后的信号转换为数字逻辑电平。本发明包括采用失调消除技术的前置放大器，并使用有源电阻对前置放大器的带宽进行了优化，在保证高速度的同时，可以有效减少失调电压，并且采用了功耗小的动态放大器所以能降低功耗。

Description

一种用于高速模数转换器的高速低失调动态比较器

技术领域

本发明涉及一种动态比较器，尤其涉及一种用于高速模数转换器的高速低失调动态比较器。

背景技术

比较器作为流水线A/D（模/数）转换器的重要构成单元，其性能对流水线A/D转换器有着重要的影响。随着流水线A/D转换器向高速高精度方向发展，对其内部子电路，特别是比较器的要求越来越高。在流水线A/D转换器的MDAC（乘法数模转换器）中，内部的多个比较器需要把该级输入模拟电压信号转化成后续电路所需的逻辑电平，再通过D/A（数/模）转换器将逻辑电平信号转换成模拟电压信号，最终进行减法运算得到余差。通常比较器的传输时延占用了MDAC模块中运放的建立时间，限制了整个流水线A/D转换器的速度。现有的比较器结构包括：多级开环比较器、锁存比较器、动态比较器和预放大锁存比较器。其中，多级开环比较器由于受到带宽的限制，难以做到高速度，而锁存比较器虽然满足速度高，但踢回噪声比较大，从而难以做到高精度。所以一般的高速高精度比较器采用预放大锁存比较器结构，以满足速度和精度的要求。现有技术中至少存在如下问题：一般预放大锁存比较器只关注减小锁存器的踢回噪声，而没有关注前置放大器的失调，这严重影响了比较器的精度，限制了CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）比较器在高速高精度模数转换器中的应用。

发明内容

本发明的主要目的在于提供一种用于高速模数转换器的高速低失调动态比较器，在保证高速度的同时，可以有效减少失调电压，并能降低功耗。

为了达到上述目的，本发明提供了一种用于高速模数转换器的高速低失调动态比较器，其特征在于，包括：

前置放大器，包括静态放大器、第一输入失调存储电容和第二输入失调存储电容，所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述静态放大器的正相输入端、所述静态放大器的反相输入端，以在失调消除阶段存储所述静态放大器的失调电压；

动态放大器，用于放大所述前置放大器的输出信号；

动态锁存器，用于放大所述动态放大器的输出信号，并将放大后的信号转换为数字逻辑电平。

实施时，所述前置放大器为全差分结构。

实施时，所述前置放大器的反相输出端与所述动态放大器的正相输入端连接；所述前置放大器的正相输出端与所述动态放大器的反相输入端连接；

所述动态放大器的反相输出端与所述动态锁存器的正相输入端连接；所述动态放大器的正相输出端与所述动态锁存器的反相输入端连接。

实施时，本发明所述的用于高速模数转换器的高速低失调动态比较器，还包括第一时钟开关、第二时钟开关、第三时钟开关、第四时钟开关、第五时钟开关和第六时钟开关；

正参考电压通过依次串联的所述第二时钟开关和所述第一输入失调存储电容输入所述静态放大器的正相输入端；

正输入电压通过依次串联的所述第一时钟开关和所述第一输入失调存储电容输入所述静态放大器的正相输入端；

负参考电压通过依次串联的所述第三时钟开关和所述第二输入失调存储电容输入所述静态放大器的反相输入端；

负输入电压通过依次串联的所述第四时钟开关和所述第二输入失调存储电容输入所述静态放大器的反相输入端；

所述静态放大器的正相输入端和反相输出端之间连接有所述第五时钟开关；

所述静态放大器的反相输入端和正相输出端之间连接有第六时钟开关；

所述第二时钟开关、所述第三时钟开关、所述第五时钟开关和所述第六时钟开关由第一时钟信号控制；

所述第一时钟开关和所述第四时钟开关由第二时钟信号控制；

所述第一时钟信号和所述第二时钟信号反向。

实施时，所述静态放大器包括：

正相输入NMOS管，栅极与所述静态放大器的正相输入端连接；

正相隔离NMOS管，栅极接入控制电压，源极与所述正相输入NMOS管的漏极连接，漏极与所述静态放大器的反相输出端连接；

反相输入NMOS管，栅极与所述静态放大器的反相输入端连接;

反向隔离NMOS管，源极与所述反相输入NMOS管的漏极连接，漏极与所述静态放大器的正相输出端连接；

所述正相隔离NMOS管的栅极和所述反向隔离NMOS管的栅极相互连接；所述正相输入NMOS管的源极和所述反相输入NMOS管的源极通过偏置电流源与驱动电源的低电平输出端连接；

第一二极管接法的PMOS管，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的正相输出端连接；

第二二极管接法的PMOS管，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的反相输出端连接；

第一负电阻PMOS管，栅极与所述静态放大器的正相输出端连接，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的反相输出端连接；

第二负电阻PMOS管，栅极与所述静态放大器的反相输出端连接，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的正相输出端连接；

第一有源电阻，连接于所述第一二极管接法的PMOS管的栅极和所述静态放大器的正相输出端之间；

以及，第二有源电阻，连接于所述第二二极管接法的PMOS管的栅极和所述静态放大器的反相输出端之间。

实施时，所述第一有源电阻包括第一有源电阻NMOS管和第一有源电阻PMOS管；所述第二有源电阻包括第二有源电阻NMOS管和第二有源电阻PMOS管；

所述第一有源电阻NMOS管，栅极与驱动电源的高电平输出端连接，源极与所述静态放大器的正相输出端连接，漏极与所述第一二极管接法的PMOS管的栅极连接；

所述第一有源电阻PMOS管，栅极与驱动电源的低电平输出端连接，源极与所述第一二极管接法的PMOS管的栅极连接，漏极与所述静态放大器的正相输出端连接；

所述第二有源电阻NMOS管，栅极与驱动电源的高电平输出端连接，源极与所述静态放大器的反相输出端连接，漏极与所述第二二极管接法的PMOS管的栅极连接；

所述第二有源电阻PMOS管，栅极与驱动电源的低电平输出端连接，源极与所述第二二极管接法的PMOS管的栅极连接，漏极与所述静态放大器的反相输出端连接。

实施时，所述第一有源电阻NMOS管的宽长比和第一有源电阻PMOS管的宽长比匹配，所述第二有源电阻NMOS管的宽长比和第二有源电阻PMOS管的宽长比匹配。

实施时，所述第一输入失调存储电容的第一端与所述静态放大器的正相输入端连接；

所述第二输入失调存储电容的第一端与所述静态放大器的反相输入端连接；

所述前置放大器还包括：

由第二时钟信号控制的第一时钟控制NMOS管，连接于所述第一输入失调存储电容的第二端和正相输入电压输出端之间；

由第一时钟信号控制的第二时钟控制NMOS管，连接于所述第一输入失调存储电容的第二端和正相参考电压输出端之间；

由第一时钟信号控制的第三时钟控制NMOS管，连接于所述第二输入失调存储电容的第二端和反相参考电压输出端之间；

由第二时钟信号控制的第四时钟控制NMOS管，连接于所述第二输入失调存储电容的第二端和反向输入电压输出端之间。

实施时，所述动态锁存器包括：

第一输入NMOS管，栅极与所述动态放大器的正相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的反相输出端连接；

第二输入NMOS管，栅极与所述动态放大器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的正相输出端连接；

第一反向器，包括第一反向NMOS管和第一反向PMOS管；所述第一反向NMOS管，栅极与所述动态锁存器的正相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的反相输出端连接；所述第一反向NMOS管的漏极为所述第一反向器的输出端；所述第一反向PMOS管，栅极与所述动态锁存器的正相输出端连接，源极与复位管的漏极连接，漏极与所述动态锁存器的反相输出端连接；所述第一反向PMOS管的漏极为所述第一反向器的输出端；

第二反向器，包括第二反向NMOS管和第二反向PMOS管；所述第二反向NMOS管，栅极与所述动态锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的正相输出端连接；所述第二反向NMOS管的漏极为所述第二反向器的输出端；所述第二反向PMOS管，栅极与所述动态锁存器的反相输出端连接，源极与复位管的漏极连接，漏极与所述动态锁存器的正相输出端连接；所述第二反向PMOS管的漏极为所述第二反向器的输出端；

复位PMOS管，栅极接入复位控制时钟信号，源极与驱动电源的高电平输出端连接，漏极与所述第一反向PMOS管和第二反向PMOS管的源极连接。

本发明所述的用于高速模数转换器的高速低失调动态比较器，包括采用失调消除技术的前置放大器，在保证高速度的同时，可以有效减少失调电压，并且采用了功耗小的动态放大器所以能降低功耗。

附图说明

图1是本发明一实施例所述的用于高速模数转换器的高速低失调动态比较器的结构框图；

图2是该实施例所述的用于高速模数转换器的高速低失调动态比较器的连接示意图；

图2A是本发明所述的用于高速模数转换器的高速低失调动态比较器的前置放大电路失调存储阶段的原理示意图；

图2B是本发明所述的用于高速模数转换器的高速低失调动态比较器的前置放大电路放大阶段的原理示意图；

图3A是本发明所述的用于高速模数转换器的高速低失调动态比较器的前置放大器的一实施例的电路图；

图3B是本发明所述的用于高速模数转换器的高速低失调动态比较器的动态放大器的一实施例的电路图；

图3C是本发明所述的用于高速模数转换器的高速低失调动态比较器的动态锁存器的一实施例的电路图；

图4是接入本发明所述的用于高速模数转换器的高速低失调动态比较器的第一时钟信号CK1、第二时钟信号CK1b、第三时钟信号CK2和复位控制时钟信号CK2b的时序图。

具体实施方式

如图1所示，本发明实施例所述的用于高速模数转换器的高速低失调动态比较器，包括：

前置放大器11，包括静态放大器、第一输入失调存储电容和第二输入失调存储电容；

所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述静态放大器的正相输入端、所述静态放大器的反相输入端，以在失调消除阶段存储所述静态放大器的失调电压；

动态放大器12，用于放大所述前置放大器11的输出信号，使得后级的等效输入失调电压进一步减小；

动态锁存器13，用于放大所述动态放大器12的输出信号，并将放大后的信号转换为数字逻辑电平。

本发明该实施例所述的用于高速模数转换器的高速低失调动态比较器，在前置放大器11中采用失调消除技术，此时能得到失调电压小于0.5mV（毫伏）的比较器；所以所述前置放大器11的优化提高了速度，并且能够有效地减小动态比较器的输入失调电压，能够很好的满足高速高精度模数转换器涉及的要求；并且本发明该实施例所述的用于高速模数转换器的高速低失调动态比较器，采用了功耗小的动态放大器12，所以能降低功耗。

具体的，所述前置放大器为全差分结构。

具体的，如图2所示，在本发明实施例所述的用于高速模数转换器的高速低失调动态比较器中，

所述前置放大器11的反相输出端与所述动态放大器12的正相输入端连接；所述前置放大器11的正相输出端与所述动态放大器12的反相输入端连接；

所述动态放大器12的反相输出端与所述动态锁存器13的正相输入端连接；所述动态放大器12的正相输出端与所述动态锁存器的反相输入端13连接。

如图2A、图2B所示，所述前置放大器包括增益为G1的静态放大器111、失调电压为V_OS的第一电压源112，第一时钟开关S1、第二时钟开关S2、第三时钟开关S3、第四时钟开关S4、第五时钟开关S5、第六时钟开关S6、第一输入失调存储电容C1和第二输入失调存储电容C2；

第一时钟信号控制第二时钟开关S2、第三时钟开关S3、第五时钟开关S5和第六时钟开关S6；

第二时钟信号控制第一时钟开关S1和第四时钟开关S4；

Vip是所述前置放大器的正相输入电压，Vrefp是所述前置放大器的正相参考电压，Vin是所述前置放大器的反相输入电压，Vrefn是所述前置放大器的反向参考电压；

V_out是所述前置放大器的输出电压；

所述静态放大器111的正相输入端与所述第一电压源112的第一端连接；

所述第一电压源112的第二端，通过所述第五时钟开关S5与所述静态放大器111的反相输出端连接，并与所述第一输入失调存储电容C1的第一端连接；

所述第一输入失调存储电容C1的第二端，通过第一时钟开关S1接入正相输入电压Vip，并通过第二时钟开关S2接入正相参考电压Vrefp；

所述静态放大器111的反相输入端，与所述第二输入失调存储电容C2的第一端连接，并通过所述第六时钟开关S6与所述静态放大器111的正相输出端连接；

所述第二输入失调存储电容C2的第二端，通过所述第三时钟开关S3接入反向参考电压Vrefn，并通过所述第四时钟开关S4接入反相输入电压Vin；

A节点是位于所述第一输入失调存储电容C1和所述第一电压源112之间的节点；

B节点是位于所述第二输入失调存储电容C2和所述前置放大器111的反相输入端之间的节点；

V_AB是A节点与B节点之间的电位差；

所述前置放大器工作时，如图2A所示，当第二时钟开关S2、第三时钟开关S3、第五时钟开关S5和第六时钟开关S6闭合，第一时钟开关S1和第四时钟开关S4断开时，由

V_out＝-G1×(V_out-V_OS)可得V_out＝-(G1/(G1+1))×V_OS＝V_AB≈V_OS，所以失调电压存储在第一输入失调存储电容C1和第二输入失调存储电容C2上；

如图2B所示，当第二时钟开关S2、第三时钟开关S3、第五时钟开关S5和第六时钟开关S6断开，第一时钟开关S1和第四时钟开关S4闭合时，此时对于由第一输入失调存储电容C1、第二输入失调存储电容C2和静态放大器111组成的整体，由放大器失调电压的定义可知，是一个失调近似为零的放大器。

在本发明实施例所述的用于高速模数转换器的高速低失调动态比较器中，

如图3A所示，在本发明实施例所述的用于高速模数转换器的高速低失调动态比较器中，所述静态放大器包括：

正相输入NMOS（N型金属-氧化物-半导体）管MN1，栅极与所述静态放大器的正相输入端IP连接；

正相隔离NMOS管MN2，栅极接入控制电压V_{bias_c}，源极与所述正相输入NMOS管MN1的漏极连接，漏极与所述静态放大器的反相输出端AN连接；

反相输入NMOS管MN3，栅极与所述静态放大器的反相输入端IN连接;

反向隔离NMOS管MN4，源极与所述反相输入NMOS管MN3的漏极连接，漏极与所述静态放大器的正相输出端连接；

所述正相隔离NMOS管MN2的栅极和所述反向隔离NMOS管MN4的栅极相互连接，能增加输出阻抗和减小回踢噪声；

所述正相输入NMOS管MN1的源极和所述反相输入NMOS管MN3的源极通过偏置电流源与驱动电源的低电平输出端VSS连接；

具体实施时，所述偏置电流源包括偏置NMOS管MN5；

所述偏置NMOS管MN5，栅极与偏置电压V_bias输出端连接，源极与驱动电源的低电平输出端VSS连接，漏极与所述正相输入NMOS管MN1的源极连接；

第一二极管接法的PMOS管MP1，源极与驱动电源的高电平输出端VDD连接，漏极与所述静态放大器的正相输出端AP连接；

第二二极管接法的PMOS管MP2，源极与驱动电源的高电平输出端VDD连接，漏极与所述静态放大器的反相输出端AN连接；

第一负电阻PMOS管MP3，栅极与所述静态放大器的正相输出端AP连接，源极与驱动电源的高电平输出端VDD连接，漏极与所述静态放大器的反相输出端AN连接；

第二负电阻PMOS管MP4，栅极与所述静态放大器的反相输出端AN连接，源极与驱动电源的高电平输出端VDD连接，漏极与所述静态放大器的正相输出端AP连接；

第一有源电阻，连接于所述第一二极管接法的PMOS管MP1的栅极和所述静态放大器的正相输出端AP之间；

以及，第二有源电阻，连接于所述第二二极管接法的PMOS管MP2的栅极和所述静态放大器的反相输出端AN之间。

所述第一负电阻PMOS管MP3的栅极和漏极是正反馈连接，形成负电阻，有效增加了前置放大器的带宽；

所述第二负电阻PMOS管MP4的栅极和漏极是正反馈连接，形成负电阻，有效增加了前置放大器的带宽。

具体实施时，如图3A所示，所述第一有源电阻包括第一有源电阻NMOS管MN6和第一有源电阻PMOS管MP5；所述第二有源电阻包括第二有源电阻NMOS管MN7和第二有源电阻PMOS管MP6；

所述第一有源电阻NMOS管MN6，栅极与驱动电源的高电平输出端VDD连接，源极与所述静态放大器的正相输出端AP连接，漏极与所述第一二极管接法的PMOS管MP1的栅极连接；

所述第一有源电阻PMOS管MP5，栅极与驱动电源的低电平输出端VSS连接，源极与所述第一二极管接法的PMOS管MP1的栅极连接，漏极与所述静态放大器的正相输出端AP连接；

所述第二有源电阻NMOS管MN7，栅极与驱动电源的高电平输出端VDD连接，源极与所述静态放大器的反相输出端AN连接，漏极与所述第二二极管接法的PMOS管MP2的栅极连接；

所述第二有源电阻PMOS管MP6，栅极与驱动电源的低电平输出端VSS连接，源极与所述第二二极管接法的PMOS管MP2的栅极连接，漏极与所述静态放大器的反相输出端AN连接；

所述第一有源电阻NMOS管MN6和第一有源电阻PMOS管MP5组成的长通传输门充当有源电阻，能有效提高前置放大器的带宽；

所述第二有源电阻NMOS管MN7和第二有源电阻PMOS管MP6组成的长通传输门充当有源电阻，能有效提高前置放大器的带宽。

所述第一有源电阻NMOS管MN6的宽长比和第一有源电阻PMOS管MP5的宽长比匹配，所述第二有源电阻NMOS管MN7的宽长比和第二有源电阻PMOS管MP6的宽长比匹配，以形成一个比较合适的传输门电阻，达到提高前置放大器的带宽的效果。

如图3A所示，在本发明实施例所述的用于高速模数转换器的高速低失调动态比较器中，

所述第一输入失调存储电容C1的第一端与所述静态放大器的正相输入端IP连接；

所述第二输入失调存储电容C2的第一端与所述静态放大器的反相输入端IN连接；

所述前置放大器还包括：

第一时钟控制NMOS管MN8，栅极接入第一时钟信号CK1b，源极与所述第一输入失调存储电容C1的第二端连接，漏极接入正相输入电压Vip；

第二时钟控制NMOS管MN9，栅极接入第二时钟信号CK1，源极与所述第一时钟控制NMOS管MN8的源极连接，漏极接入正相参考电压Vrefp；

第四时钟控制NMOS管MN10，栅极接入第二时钟信号CK1b，源极与所述第二输入失调存储电容C2的第二端连接，漏极接入反向参考电压Viin。

第三时钟控制NMOS管MN11，栅极接入第二时钟信号CK1，源极与所述第四时钟控制NMOS管MN10的源极连接，漏极接入反相输入电压Vrefn；

当第一时钟信号CK1为高电平时，此时MN9、MN11、MN8和MN9导通，此时前置放大器处于复位阶段，它的失调电压以及输入参考电压被存储在C1和C2中，使得放大阶段时，前置放大器能近似为失调电压为零的放大器；

当第二时钟信号CK1b为高时，MN8和MN10导通，开关MN9、MN11、MN8和MN9断开，此时Vip和Vin接入前置放大器，前置放大器处于放大阶段。

本发明通过在所述前置放大电路中采用失调消除技术，对所述前置放大电路的增益和带宽，通过引入共栅管和有源电阻进行了优化，使得前置放大器的增益能达到一个比较大的值，此时能得到失调电压很小的比较器；所以前置放大器的优化提高了速度，并且能够有效地减小比较器的输入失调电压，能够很好的满足高速高精度模数转换器设计的要求。

如图3B所示，在本发明实施例所述的用于高速模数转换器的高速低失调动态比较器中，所述动态放大器包括第一动态放大输入NMOS管MN12、第二动态放大输入NMOS管MN13、第一复位PMOS管MP7、第二复位PMOS管MP8和放电NMOS管MN14，其中，

所述第一动态放大输入NMOS管MN12，栅极与所述前置放大器的反相输出端AN连接，源极与所述放电NMOS管MN14的漏极连接，漏极与所述动态放大器的正相输出端Di+连接；

所述第二动态放大输入NMOS管MN13，栅极与所述前置放大器的正相输出端AP连接，源极与所述第一动态放大输入NMOS管MN12的源极连接，漏极与所述动态放大器的反相输出端Di-连接；

所述放电NMOS管MN14，栅极接入第三时钟信号CK2，源极与驱动电源的低电平输出端VSS连接；

所述第一复位PMOS管MP7，栅极接入第三时钟信号CK2，源极与驱动电源的高电平输出端VDD连接，漏极与所述第一动态放大输入NMOS管MN12的漏极连接；

所述第二复位PMOS管MP8，栅极接入第三时钟信号CK2，源极与驱动电源的高电平输出端VDD连接，漏极与所述第二动态放大输入NMOS管MN13的漏极连接。

在图3B中，所述第一动态放大输入NMOS管MN12和所述第二动态放大输入NMOS管MN13是动态放大器的输入管，接收来自前置放大器的输出电压；

所述第一复位PMOS管MP7和所述第二复位PMOS管MP8是动态放大器的复位管，当第三时钟信号CK2为零时，动态放大器的输出端被复位到驱动电源的高电平；

所述放电NMOS管MN14为所述第一动态放大输入NMOS管MN12和所述第二动态放大输入NMOS管MN13提供放电的通路，当第三时钟信号CK2为高电平时，所述第一动态放大输入NMOS管MN12和所述第二动态放大输入NMOS管MN13的放电速度的差异决定了动态放大器的放大倍数。

当输入信号经过失调消除后的前置放大器放大后，直接接到动态放大器的输入端。动态放大器在CK2为低电平的时候处于复位阶段，此时动态放大器的输出都为VDD，在CK2为高的那一时刻动态放大器开始放大它的输入信号，能有效降低后级锁存器失调电压的影响；

如图3C所示，所述动态锁存器包括：

第一输入NMOS管MN15，栅极与所述动态放大器的正相输出端Di+连接，源极与驱动电源的低电平输出端VSS连接，漏极与所述动态锁存器的反相输出端V_ON连接；

第二输入NMOS管MN16，栅极与所述动态放大器的反相输出端Di-连接，源极与驱动电源的低电平输出端VSS连接，漏极与所述动态锁存器的正相输出端V_OP连接；

第一反向器，包括第一反向NMOS管MN17和第一反向PMOS管MP9；所述第一反向NMOS管MN17，栅极与所述动态锁存器的正相输出端V_OP连接，源极与驱动电源的低电平输出端VSS连接，漏极与所述动态锁存器的反相输出端V_ON连接；所述第一反向NMOS管MN17的漏极为所述第一反向器的输出端；所述第一反向PMOS管MP9，栅极与所述动态锁存器的正相输出端V_OP连接，源极与复位管MP11的漏极连接，漏极与所述动态锁存器的反相输出端V_ON连接；所述第一反向PMOS管MP9的漏极为所述第一反向器的输出端；

第二反向器，包括第二反向NMOS管MN18和第二反向PMOS管MP10；所述第二反向NMOS管MN18，栅极与所述动态锁存器的反相输出端V_ON连接，源极与驱动电源的低电平输出端VSS连接，漏极与所述动态锁存器的正相输出端V_OP连接；所述第二反向NMOS管MN18的漏极为所述第二反向器的输出端；所述第二反向PMOS管MP10，栅极与所述动态锁存器的反相输出端V_ON连接，源极与复位管MP11的漏极连接，漏极与所述动态锁存器的正相输出端V_OP连接；所述第二反向PMOS管MP11的漏极为所述第二反向器的输出端；

复位PMOS管MP11，栅极接入复位控制时钟信号CK2b，源极与驱动电源的高电平输出端VDD连接，漏极与所述第一反向PMOS管MP9和第二反向PMOS管MP10的源极连接。

在图3C中，MN15和MN16为动态锁存器的输入管，接收来自动态放大器的输出电压；

MN17、MN18、MP9和MP10构成了输入输出相互连接的两个反向器，能够锁存和稳定动态锁存器的输出电压；

MP11是动态锁存器的控制管，当CK2b为高电平时，动态锁存器处于复位阶段，此时动态锁存器的输出为零；当CK2b为零时，动态锁存器处于放大阶段，动态锁存器将来自动态放大器的输出电压迅速放大为数字电平；该阶段的稳定输出为比较器的有效输出。

整体比较器的输入信号经过了前置放大器的放大（放大倍数设为G1），接着经过了动态比较器的放大（放大倍数设为G2）。由于前置放大器采用了输入失调消除技术，可以认为它不具有失调电压；动态比较器的失调设为Vos_dynamic_amp，锁存器的失调电压设为Vos_latch。

得到整个比较器的失调电压可以写为：

$V_{\mathrm{os}}=\sqrt{{\left(\frac{V_{\mathrm{os}\_\mathrm{latch}}}{G_1{G}_2}\right)}^2+{\left(\frac{V_{\mathrm{os}\_\mathrm{dynamic}\_\mathrm{amp}}}{G_1}\right)}^2}$

在本发明中，由于G1×G2能做得比较大；所以比较器的失调电压能做到很低，由上述技术方案可知，通过在前置放大电路中采用失调消除技术和使用有源电阻以及共栅管的隔离的方法，减小了静态放大电路的失调电压和动态锁存器的踢回噪声，从而极大地降低了动态比较器的失调电压，由于本发明所述的比较器对前置放大电路的增益和带宽都进行了优化，从而提高了速度，能更好的满足高速高精度转换器设计的需要。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种用于高速模数转换器的高速低失调动态比较器，其特征在于，包括：

前置放大器，包括静态放大器、第一输入失调存储电容和第二输入失调存储电容，所述第一输入失调存储电容、所述第二输入失调存储电容分别串联于所述静态放大器的正相输入端、所述静态放大器的反相输入端，以在失调消除阶段存储所述静态放大器的失调电压；

动态放大器，用于放大所述前置放大器的输出信号；

动态锁存器，用于放大所述动态放大器的输出信号，并将放大后的信号转换为数字逻辑电平。

2.如权利要求1所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述前置放大器为全差分结构。

3.如权利要求1所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述前置放大器的反相输出端与所述动态放大器的正相输入端连接；所述前置放大器的正相输出端与所述动态放大器的反相输入端连接；

所述动态放大器的反相输出端与所述动态锁存器的正相输入端连接；所述动态放大器的正相输出端与所述动态锁存器的反相输入端连接。

4.如权利要求1至3中任一权利要求所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，还包括第一时钟开关、第二时钟开关、第三时钟开关、第四时钟开关、第五时钟开关和第六时钟开关；

正参考电压通过依次串联的所述第二时钟开关和所述第一输入失调存储电容输入所述静态放大器的正相输入端；

正输入电压通过依次串联的所述第一时钟开关和所述第一输入失调存储电容输入所述静态放大器的正相输入端；

负参考电压通过依次串联的所述第三时钟开关和所述第二输入失调存储电容输入所述静态放大器的反相输入端；

负输入电压通过依次串联的所述第四时钟开关和所述第二输入失调存储电容输入所述静态放大器的反相输入端；

所述静态放大器的正相输入端和反相输出端之间连接有所述第五时钟开关；

所述静态放大器的反相输入端和正相输出端之间连接有第六时钟开关；

所述第二时钟开关、所述第三时钟开关、所述第五时钟开关和所述第六时钟开关由第一时钟信号控制；

所述第一时钟开关和所述第四时钟开关由第二时钟信号控制；

所述第一时钟信号和所述第二时钟信号反向。

5.如权利要求3所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述静态放大器包括：

正相输入NMOS管，栅极与所述静态放大器的正相输入端连接；

正相隔离NMOS管，栅极接入控制电压，源极与所述正相输入NMOS管的漏极连接，漏极与所述静态放大器的反相输出端连接；

反相输入NMOS管，栅极与所述静态放大器的反相输入端连接;

反向隔离NMOS管，源极与所述反相输入NMOS管的漏极连接，漏极与所述静态放大器的正相输出端连接；

所述正相隔离NMOS管的栅极和所述反向隔离NMOS管的栅极相互连接；所述正相输入NMOS管的源极和所述反相输入NMOS管的源极通过偏置电流源与驱动电源的低电平输出端连接；

第一二极管接法的PMOS管，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的正相输出端连接；

第二二极管接法的PMOS管，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的反相输出端连接；

第一负电阻PMOS管，栅极与所述静态放大器的正相输出端连接，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的反相输出端连接；

第二负电阻PMOS管，栅极与所述静态放大器的反相输出端连接，源极与驱动电源的高电平输出端连接，漏极与所述静态放大器的正相输出端连接；

第一有源电阻，连接于所述第一二极管接法的PMOS管的栅极和所述静态放大器的正相输出端之间；

以及，第二有源电阻，连接于所述第二二极管接法的PMOS管的栅极和所述静态放大器的反相输出端之间。

6.如权利要求5所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述第一有源电阻包括第一有源电阻NMOS管和第一有源电阻PMOS管；所述第二有源电阻包括第二有源电阻NMOS管和第二有源电阻PMOS管；

所述第一有源电阻NMOS管，栅极与驱动电源的高电平输出端连接，源极与所述静态放大器的正相输出端连接，漏极与所述第一二极管接法的PMOS管的栅极连接；

所述第一有源电阻PMOS管，栅极与驱动电源的低电平输出端连接，源极与所述第一二极管接法的PMOS管的栅极连接，漏极与所述静态放大器的正相输出端连接；

所述第二有源电阻NMOS管，栅极与驱动电源的高电平输出端连接，源极与所述静态放大器的反相输出端连接，漏极与所述第二二极管接法的PMOS管的栅极连接；

所述第二有源电阻PMOS管，栅极与驱动电源的低电平输出端连接，源极与所述第二二极管接法的PMOS管的栅极连接，漏极与所述静态放大器的反相输出端连接。

7.如权利要求6所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述第一有源电阻NMOS管的宽长比和第一有源电阻PMOS管的宽长比匹配，所述第二有源电阻NMOS管的宽长比和第二有源电阻PMOS管的宽长比匹配。

8.如权利要求5所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，

所述第一输入失调存储电容的第一端与所述静态放大器的正相输入端连接；

所述第二输入失调存储电容的第一端与所述静态放大器的反相输入端连接；

所述前置放大器还包括：

由第二时钟信号控制的第一时钟控制NMOS管，连接于所述第一输入失调存储电容的第二端和正相输入电压输出端之间；

由第一时钟信号控制的第二时钟控制NMOS管，连接于所述第一输入失调存储电容的第二端和正相参考电压输出端之间；

由第一时钟信号控制的第三时钟控制NMOS管，连接于所述第二输入失调存储电容的第二端和反相参考电压输出端之间；

由第二时钟信号控制的第四时钟控制NMOS管，连接于所述第二输入失调存储电容的第二端和反向输入电压输出端之间。

9.如权利要求4至8中任一权利要求所述的用于高速模数转换器的高速低失调动态比较器，其特征在于，所述动态锁存器包括：

第一输入NMOS管，栅极与所述动态放大器的正相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的反相输出端连接；

第二输入NMOS管，栅极与所述动态放大器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的正相输出端连接；

第一反向器，包括第一反向NMOS管和第一反向PMOS管；所述第一反向NMOS管，栅极与所述动态锁存器的正相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的反相输出端连接；所述第一反向NMOS管的漏极为所述第一反向器的输出端；所述第一反向PMOS管，栅极与所述动态锁存器的正相输出端连接，源极与复位管的漏极连接，漏极与所述动态锁存器的反相输出端连接；所述第一反向PMOS管的漏极为所述第一反向器的输出端；

第二反向器，包括第二反向NMOS管和第二反向PMOS管；所述第二反向NMOS管，栅极与所述动态锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述动态锁存器的正相输出端连接；所述第二反向NMOS管的漏极为所述第二反向器的输出端；所述第二反向PMOS管，栅极与所述动态锁存器的反相输出端连接，源极与复位管的漏极连接，漏极与所述动态锁存器的正相输出端连接；所述第二反向PMOS管的漏极为所述第二反向器的输出端；

复位PMOS管，栅极接入复位控制时钟信号，源极与驱动电源的高电平输出端连接，漏极与所述第一反向PMOS管和第二反向PMOS管的源极连接。