CN105743507B - 一种应用于流水线型adc的低功耗比较器 - Google Patents

一种应用于流水线型adc的低功耗比较器 Download PDF

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Abstract

本发明公开了一种应用于流水线型ADC的低功耗比较器，包括第一级预放大电路、第二级放大电路和锁存电路；所述第一级预放大电路由三个PMOS管和两个NMOS管组成，第一级预放大电路的尾电流管和负载管在采样时钟控制下工作，第一级预放大电路输出到第二级放大电路进一步放大；第一级预放大电路在采样时钟下降沿到来时开启，在采样时钟下降沿结束时关断，并且在保持相到来前完成锁存，利用两相非交叠时间完成比较工作；第二级放大电路在采样时对锁存电路进行复位，在采样结束时对第一级预放大电路输出信号进一步放大并将放大后的信号发送给锁存电路。相比于传统的比较器，本案的比较器具有零静态功耗低特点。

Description

一种应用于流水线型ADC的低功耗比较器
技术领域
本发明涉及一种应用于流水线型ADC的低功耗比较器。
背景技术
随着便携设备应用日益普及，低功耗和高速已成为ADC设计的两大主流方向。在流水线型ADC设计中，相对适中的输入失调电压的低功耗比较器的设计十分重要，这关系到整个ADC的速度、精度、功耗和芯片的面积，要降低输入失调电压，往往在锁存器前有预放大器，但预放大器往往消耗一定的静态功耗，所以为了设计低功耗比较器，往往需要降低预放大器的静态功耗。比较器的工作速度也影响整个ADC工作速度，比较器结果决定增益数模单元中参考电平的连接关系，因而提高比较器的速度，可以使得增益数模单元有更多建立时间。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种应用于流水线型ADC的低功耗比较器，采用ADC的采样时钟来控制预放大器的导通和关断，使预放大器仅仅在时钟下降沿进行放大，且加入第二级放大器，既能在采样相复位比较器，又能在时钟下降沿对第一级输出进一步放大，从而降低等效输入失调电压，且预放大器和第二级放大电路均无静态功耗，降低输入失调电压的同时大大降低了比较器的整体功耗。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种应用于流水线型ADC的低功耗比较器，其特征在于：包括第一级预放大电路、第二级放大电路和锁存电路；所述第一级预放大电路由三个PMOS管和两个NMOS管组成，第一级预放大电路的尾电流管和负载管在采样时钟控制下工作，第一级预放大电路输出到第二级放大电路进一步放大；第一级预放大电路在采样时钟下降沿到来时开启，在采样时钟下降沿结束时关断，并且在保持相到来前完成锁存，利用两相非交叠时间完成比较工作；第二级放大电路在采样时对锁存电路进行复位，在采样结束时对第一级预放大电路输出信号进一步放大并将放大后的信号发送给锁存电路。由于预放大电路在采样时钟控制下工作，因此几乎无静态功耗，相比于传统的比较器，本案的比较器具有零静态功耗低特点，且第一级预防大电路和第二级放大器可以减少失调和回踢噪声。
所述预放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，所述第二级放大电路包括第四PMOS管MP4、第五PMOS管MP5、第三NMOS管MN3和第四NMOS管MN4，所述锁存器电路包括第六PMOS管MP6和第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6；该电路的具体结构为：
第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接输入信号inp，第一PMOS管MP1的漏极接第五PMOS管MP5的栅极、第一NMOS管MN1的漏极和第四NMOS管MN4的栅极；
第二PMOS管MP2的源极接第三PMOS管MP3的漏极，第二PMOS管MP2的栅极接输入信号inm，第二PMOS管MP2的漏极接第四PMOS管MP4的栅极、第二NMOS管MN2的漏极和第三NMOS管MN3的栅极；
第三PMOS管MP3的栅极接ADC的采样时钟信号Sample_p，第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的源极和第二PMOS管MP2的源极；
第四PMOS管MP4的栅极接第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第四PMOS管MP4的源极接电源VDD，第四PMOS管MP4的漏极接第六PMOS管MP6的漏极和第三NMOS管MN3的漏极；
第五PMOS管MP5的栅极接第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四PMOS管MP5的源极接电源VDD，第五PMOS管MP5的漏极接第七PMOS管MP7的漏极和第四NMOS管MN4的漏极；
第六PMOS管MP6的源极接电源VDD，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的漏极和第五NMOS管MN5的栅极；第六PMOS管MP6的漏极接第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；第七PMOS管MP7的漏极接第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第一NMOS管MN1的栅极接ADC的采样时钟信号Sample_p，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第一PMOS管MP1的漏极、第五PMOS管MP5的栅极和第四NMOS管MN4的栅极；
第二NMOS管MN2的栅极接ADC的采样时钟信号Sample_p，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第三NMOS管MN3的栅极；
第三NMOS管MN3的栅极接第四PMOS管MP4的栅极、第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第三NMOS管MN3的源极接第五NMOS管MN5的漏极，第三NMOS管MN3的漏极接第四PMOS管MP4的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第四NMOS管MN4的栅极接第五PMOS管MP5的栅极、第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四NMOS管MN4的源极接第六NMOS管MN6的漏极，第四NMOS管MN4的漏极接第五PMOS管MP5的漏极、第七PMOS管MP7的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极和第五PMOS管MP5的漏极，第五NMOS管MN5的漏极接第三NMOS管MN3的源极；
第六NMOS管MN6的源极接地，第六NMOS管MN6的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极和第四PMOS管MP4的漏极，第六NMOS管MN6的漏极接第四NMOS管MN4的源极；
输出端outp接第六PMOS管MP6的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极，输出端outm接第七PMOS管MP7的漏极、第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极。
有益效果：本发明提供的应用于流水线型ADC的低功耗比较器，第一级预放大器和第二级放大电路在ADC时钟下降沿工作，瞬时放大输入差分信号，锁存电路对第一级预放大器和第二级放大电路的输出进行锁存，两级放大器可以有效降低等效输入失调电压，时钟下降沿结束后预放大器和第二级放大器均处于截止状态，静态功耗几乎为零，第二级放大电路在采样相时将锁存器输出复位至电源。该比较器相对传统带有预放大器的比较器结构具有低功耗的优点。
附图说明
图1为本发明的电路示意图；
图2所示为本发明在100MHz时钟下的电流；
图3所示为本发明的等效输入失调电压概率分布；
图4所示为本发明在100MHz时钟下的比较输出结果。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种应用于流水线型ADC的低功耗比较器，包括第一级预放大电路、第二级放大电路和锁存电路；所述预放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，所述第二级放大电路包括第四PMOS管MP4、第五PMOS管MP5、第三NMOS管MN3和第四NMOS管MN4，所述锁存器电路包括第六PMOS管MP6和第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6；该电路的具体结构为：
第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接输入信号inp，第一PMOS管MP1的漏极接第五PMOS管MP5的栅极、第一NMOS管MN1的漏极和第四NMOS管MN4的栅极；
第二PMOS管MP2的源极接第三PMOS管MP3的漏极，第二PMOS管MP2的栅极接输入信号inm，第二PMOS管MP2的漏极接第四PMOS管MP4的栅极、第二NMOS管MN2的漏极和第三NMOS管MN3的栅极；
第三PMOS管MP3的栅极接ADC的采样时钟信号Sample_p，第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的源极和第二PMOS管MP2的源极；
第四PMOS管MP4的栅极接第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第四PMOS管MP4的源极接电源VDD，第四PMOS管MP4的漏极接第六PMOS管MP6的漏极和第三NMOS管MN3的漏极；
第五PMOS管MP5的栅极接第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四PMOS管MP5的源极接电源VDD，第五PMOS管MP5的漏极接第七PMOS管MP7的漏极和第四NMOS管MN4的漏极；
第六PMOS管MP6的源极接电源VDD，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的漏极和第五NMOS管MN5的栅极；第六PMOS管MP6的漏极接第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；第七PMOS管MP7的漏极接第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第一NMOS管MN1的栅极接ADC的采样时钟信号Sample_p，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第一PMOS管MP1的漏极、第五PMOS管MP5的栅极和第四NMOS管MN4的栅极；
第二NMOS管MN2的栅极接ADC的采样时钟信号Sample_p，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第三NMOS管MN3的栅极；
第三NMOS管MN3的栅极接第四PMOS管MP4的栅极、第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第三NMOS管MN3的源极接第五NMOS管MN5的漏极，第三NMOS管MN3的漏极接第四PMOS管MP4的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第四NMOS管MN4的栅极接第五PMOS管MP5的栅极、第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四NMOS管MN4的源极接第六NMOS管MN6的漏极，第四NMOS管MN4的漏极接第五PMOS管MP5的漏极、第七PMOS管MP7的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极和第五PMOS管MP5的漏极，第五NMOS管MN5的漏极接第三NMOS管MN3的源极；
第六NMOS管MN6的源极接地，第六NMOS管MN6的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极和第四PMOS管MP4的漏极，第六NMOS管MN6的漏极接第四NMOS管MN4的源极；
输出端outp接第六PMOS管MP6的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极，输出端outm接第七PMOS管MP7的漏极、第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极。
本发明的比较器，在本级处于采样相时，Sample_p为高电平，第三PMOS管栅极高电平，第一NMOS管MN1和第二NMOS管MN2的栅极电压为高电平，a和b的电平为低电平，第一级预放大器处于截止状态，因为a和b为低电平，第二级放大电路MP4和MP5的漏极电压均为电源电压，此时锁存器电路处于复位状态，MP4和MN3组成反相器，MP5和MN4组成反相器；在本级采样结束时，Sample_p电位开始下降，当电压下降到某一点时，尾电流管MP3处于导通状态，a和b电压上升，MP1和MP2以及MN1和MN2在某个时间点均处于饱和态，具有很高的增益，同时第二级放大电路也开始处于放大状态，且放大输出经过锁存器快速锁存到高电平或者低电平；Sample_p电位下降沿结束时，MN1和MN2的栅电压为低电平，预放大电路处于截止状态，不消耗静态电流，a和b的电位也处于高电平，第二级放大电路的MP4和MP5处于截止状态，MN3和MN4处于导通状态，使得锁存器处于锁定态。比较器工作在采样相结束到保持相即将到来的两相非交叠时间，故大大提高整体ADC的工作速度，由于第一级预放大器和第二级放大电路的存在，可以有效降低比较器的等效输入失调电压，且几乎不消耗静态功耗。
如图2所示为100MHz时钟下比较器的电流瞬态曲线，经过均方根值计算其电流为：70uA；图中横坐标为时间，纵坐标为电流。从图中看出比较器的静态电流为nA级，故能实现低功耗。
如图3所示为比较器在0.18um CMOS工艺下的等效输入失调电压概率分布图，图中横坐标为电压，纵坐标为某一电压下占有的仿真次数；计算得3西格玛的失调电压为6.45mV，满足大部分流水线ADC的应用需求。
如图4所示为比较器在瞬态输入差分电压从-500mV到500mV变化时，比较器输出结果，图中横坐标为时间，纵坐标为输入和输出信号电压；差分电压输入在0mV附近时输出结果跳变，比较器工作正常。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种应用于流水线型ADC的低功耗比较器，其特征在于：包括第一级预放大电路、第二级放大电路和锁存电路；所述第一级预放大电路由三个PMOS管和两个NMOS管组成，第一级预放大电路的尾电流管和负载管在采样时钟控制下工作，第一级预放大电路输出到第二级放大电路进一步放大；第一级预放大电路在采样时钟下降沿到来时开启，在采样时钟下降沿结束时关断，并且在保持相到来前完成锁存，利用两相非交叠时间完成比较工作；第二级放大电路在采样时对锁存电路进行复位，在采样结束时对第一级预放大电路输出信号进一步放大并将放大后的信号发送给锁存电路；
所述第一级预放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，所述第二级放大电路包括第四PMOS管MP4、第五PMOS管MP5、第三NMOS管MN3和第四NMOS管MN4，所述锁存电路包括第六PMOS管MP6和第七PMOS管MP7、第五NMOS管MN5和第六NMOS管MN6；
该低功耗比较器的具体结构为：
第一PMOS管MP1的源极接第三PMOS管MP3的漏极，第一PMOS管MP1的栅极接输入信号inp，第一PMOS管MP1的漏极接第五PMOS管MP5的栅极、第一NMOS管MN1的漏极和第四NMOS管MN4的栅极；
第二PMOS管MP2的源极接第三PMOS管MP3的漏极，第二PMOS管MP2的栅极接输入信号inm，第二PMOS管MP2的漏极接第四PMOS管MP4的栅极、第二NMOS管MN2的漏极和第三NMOS管MN3的栅极；
第三PMOS管MP3的栅极接ADC的采样时钟信号Sample_p，第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的源极和第二PMOS管MP2的源极；
第四PMOS管MP4的栅极接第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第四PMOS管MP4的源极接电源VDD，第四PMOS管MP4的漏极接第六PMOS管MP6的漏极和第三NMOS管MN3的漏极；
第五PMOS管MP5的栅极接第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四PMOS管MP5的源极接电源VDD，第五PMOS管MP5的漏极接第七PMOS管MP7的漏极和第四NMOS管MN4的漏极；
第六PMOS管MP6的源极接电源VDD，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极、第五PMOS管MP5的漏极和第五NMOS管MN5的栅极；第六PMOS管MP6的漏极接第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；第七PMOS管MP7的漏极接第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第一NMOS管MN1的栅极接ADC的采样时钟信号Sample_p，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第一PMOS管MP1的漏极、第五PMOS管MP5的栅极和第四NMOS管MN4的栅极；
第二NMOS管MN2的栅极接ADC的采样时钟信号Sample_p，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第三NMOS管MN3的栅极；
第三NMOS管MN3的栅极接第四PMOS管MP4的栅极、第二PMOS管MP2的漏极和第二NMOS管MN2的漏极，第三NMOS管MN3的源极接第五NMOS管MN5的漏极，第三NMOS管MN3的漏极接第四PMOS管MP4的漏极、第六PMOS管MP6的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极；
第四NMOS管MN4的栅极接第五PMOS管MP5的栅极、第一PMOS管MP1的漏极和第一NMOS管MN1的漏极，第四NMOS管MN4的源极接第六NMOS管MN6的漏极，第四NMOS管MN4的漏极接第五PMOS管MP5的漏极、第七PMOS管MP7的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极；
第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极接第七PMOS管MP7的漏极、第四NMOS管MN4的漏极和第五PMOS管MP5的漏极，第五NMOS管MN5的漏极接第三NMOS管MN3的源极；
第六NMOS管MN6的源极接地，第六NMOS管MN6的栅极接第六PMOS管MP6的漏极、第三NMOS管MN3的漏极和第四PMOS管MP4的漏极，第六NMOS管MN6的漏极接第四NMOS管MN4的源极；
输出端outp接第六PMOS管MP6的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第七PMOS管MP7的栅极和第六NMOS管MN6的栅极，输出端outm接第七PMOS管MP7的漏极、第五PMOS管MP5的漏极、第四NMOS管MN4的漏极、第六PMOS管MP6的栅极和第五NMOS管MN5的栅极。
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