CN104639167B - 一种应用于低功耗Pipeline ADC的比较器 - Google Patents

Abstract

本发明公开了一种应用于低功耗Pipeline ADC的比较器，相对于传统AB类和传统动态四输入比较器，在不增加额外版图面积的前提下，增加了控制比较器预放大电路偏置电压的辅助电路，所述辅助电路由两个NMOS开关组成，在两相非交叠时钟信号控制下工作。该辅助电路的目的在于，通过控制比较器预放大电路的偏置电压，控制预比较器在复位相和比较相的电流，使得比较器预放大电路在复位相无电流通过，而在比较相加以适当的偏置电压正常工作，从而减小比较器工作周期的平均电流。相比于传统的比较器，本案提出的比较器具有功耗低，特别适用于低功耗Pipeline ADC。

Description

一种应用于低功耗Pipeline ADC的比较器

技术领域

本发明涉及一种应用于低功耗Pipeline ADC的比较器。

背景技术

随着便携设备应用日益普及，低功耗和高速已成为ADC设计的两大主流方向。在低功耗Pipeline ADC设计中，高速低功耗比较器的设计十分重要，这关系到整个ADC的速度、精度、功耗和芯片的面积。由于Pipeline ADC需要多个子Flash-ADC量化输入信号，这些Flash-ADC又由多个比较器组成，因此低功耗的比较器对于减小整个电路的功耗占有重要地位。

高速比较器包括预放大电路和锁存电路，相对于一般的锁存比较器，其速度得到了一定的提升。高速比较器的功耗由Pipeline ADC的精度和速度决定，而预放大电路部分的功耗基本与采样频率和电流成正比，这占据了比较器总体功耗非常重要的一部分，因此，减小此类比较器的功耗主要是减少预放大电路部分的功耗。

发明内容

发明目的：针对传统AB类和动态四输入差分高速比较器功耗大的特点，本发明提出一种应用于低功耗Pipeline ADC的比较器，通过控制比较器预放大电路的偏置电压来控制预放大电路在复位相和比较相的电流，以有效降低比较器的功耗。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种应用于低功耗Pipeline ADC的比较器，在传统四输入差分比较器的基础上进行改进，在不影响其原有性能的基础上，能有效降低四输入差分比较器的功耗，该比较器包括比较电路和辅助电路，其中比较电路包括预防大电路和锁存电路，各个电路的具体结构如下：

所述预防大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，所述锁存电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10，所述辅助电路包括第六NMOS管MN6和第七NMOS管MN7；

第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的栅极接第二PMOS管MP2的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第一PMOS管MP1的漏极接第四PMOS管MP4的源极和第六PMOS管MP6的源极；

第二PMOS管MP2的源极接电源VDD，第二PMOS管MP2的栅极接第一PMOS管MP1的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第二PMOS管MP2的漏极接第三PMOS管MP3的源极和第五PMOS管MP5的源极；

第三PMOS管MP3的栅极接输入电压VREFP，第三PMOS管MP3的源极接第二PMOS管MP2的漏极和第五PMOS管MP5的源极，第三PMOS管MP3的漏极接第六PMOS管MP6的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第四PMOS管MP4的栅极接输入电压VREFN，第四PMOS管MP4的源极接第一PMOS管MP1的漏极和第六PMOS管MP6的源极，第四PMOS管MP4的漏极接第五PMOS管MP5的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；

第五PMOS管MP5的栅极接输入电压VIP，第五PMOS管MP5的源极接第二PMOS管MP2的漏极和第三PMOS管MP3的源极，第五PMOS管MP5的漏极接第四PMOS管MP4的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；

第六PMOS管MP6的栅极接输入电压VIN，第六PMOS管MP6的源极接第一PMOS管MP1的漏极和第四PMOS管MP4的源极；第六PMOS管MP6的漏极接第三PMOS管MP3的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第一NMOS管MN1的栅极接第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极；

第二NMOS管MN2的栅极接第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第一NMOS管MN1的栅极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；

第三NMOS管MN3的栅极接时钟信号CK2，第三NMOS管MN3的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第四NMOS管MN4的源极，第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第三NMOS管MN3的漏极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第五NMOS管MN5的源极，第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；

第四NMOS管MN4的栅极接第五NMOS管MN5的栅极和时钟信号CK1，第四NMOS管MN4的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第四NMOS管MN4的漏极接第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；

第五NMOS管MN5的栅极接第四NMOS管MN4的栅极和时钟信号CK1，第五NMOS管MN5的源极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第五NMOS管MN5的漏极接第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极；

第六NMOS管MN6的栅极接时钟信号CK1，第六NMOS管MN6的源极接比较器的偏置电压VB，第六NMOS管MN6的漏极接第七NMOS管MN7的源极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极；

第七NMOS管MN7的栅极接时钟信号CK2，第七NMOS管MN7的源极接第六NMOS管MN6的漏极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极，第七NMOS管MN7的漏极接电源VDD；

第七PMOS管MP7的栅极接时钟信号CK1，第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的漏极接第四NMOS管MN4的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；

第八PMOS管MP8的栅极接第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，第八PMOS管MP8的源极接电源VDD，第八PMOS管MP8的漏极接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极和第九PMOS管MP9的栅极；

第九PMOS管MP9的栅极接第七PMOS管MP7的漏极和第八PMOS管MP8的漏极，第九PMOS管MP9的源极接电源VDD，第九PMOS管MP9的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第十PMOS管MP10的漏极；

第十PMOS管MP10的栅极接时钟信号CK1，第十PMOS管MP10的源极接电源VDD，第十PMOS管MP10的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第九PMOS管MP9的漏极；

输出端OUTP接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，输出端OUTN接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。

有益效果：本发明提供的适用于低功耗pipeline ADC的比较器，相对于传统的四输入比较器，在不增加额外版图面积的前提下，增加了控制比较器预放大电路偏置电压的辅助电路，所述辅助电路由两个NMOS开关组成，在两相非交叠时钟控制下工作；该辅助电路的目的在于，通过控制比较器预放大电路的偏置电压，控制预比较器在复位相和比较相的电流，使得比较器预放大电路在复位相无电流通过，而在比较相加以适当的偏置电压正常工作，从而减小比较器工作周期的平均电流；相比于传统的比较器，本案提出的比较器具有功耗低，同时不改变比较器面积和失调电压的特点，特别适用于低功耗Pipeline ADC。

附图说明

图1为传统四输入差分比较器电路；

图2为传统动态四输入差分比较器电路；

图3为本发明的四输入差分低功耗比较器电路。

图4所示为传统四输入差分比较器在时钟频率为25MHz时的电流；

图5所示为传统动态四输入差分比较器在时钟频率为25MHz时的电流；

图6所示为本发明的四输入差分低功耗比较器在时钟频率为25MHz时的电流。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图1所示为一种

图1所示为传统AB类四输入差分比较器电路，图2所示为传统动态四输入差分比较器电路，图3所示为本发明的四输入差分低功耗比较器。相比较于图1和图2所示的电路，本发明减小了比较器在整个工作周期的平均电流，能够有效的降低比较器的整体功耗。下面就各个电路加以具体说明。

如图1所示，传统AB类四输入差分比较器电路包括预放大电路和锁存比较电路。所述预放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，所述锁存电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10。

第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的栅极接第二PMOS管MP2的栅极和比较器的偏置电压VB，第一PMOS管MP1的漏极接第四PMOS管MP4的源极和第六PMOS管MP6的源极。

第二PMOS管MP2的源极接电源VDD，第二PMOS管MP2的栅极接第一PMOS管MP1的栅极和比较器的偏置电压VB，第二PMOS管MP2的漏极接第三PMOS管MP3的源极和第五PMOS管MP5的源极。

第三PMOS管MP3的栅极接输入电压VREFP，第三PMOS管MP3的源极接第二PMOS管MP2的漏极和第五PMOS管MP5的源极，第三PMOS管MP3的漏极接第六PMOS管MP6的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极。

第四PMOS管MP4的栅极接输入电压VREFN，第四PMOS管MP4的源极接第一PMOS管MP1的漏极和第六PMOS管MP6的源极，第四PMOS管MP4的漏极接第五PMOS管MP5的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极。

第五PMOS管MP5的栅极接输入电压VIP，第五PMOS管MP5的源极接第二PMOS管MP2的漏极和第三PMOS管MP3的源极，第五PMOS管MP5的漏极接第四PMOS管MP4的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极。

第六PMOS管MP6的栅极接输入电压VI，第六PMOS管MP6的源极接第一PMOS管MP1的漏极和第四PMOS管MP4的源极，第六PMOS管MP6的漏极接第三PMOS管MP3的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极。

第一NMOS管MN1的栅极接第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极。

第二NMOS管MN2的栅极接第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第一NMOS管MN1的栅极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极。

第三NMOS管MN3的栅极接时钟信号CK2，第三NMOS管MN3的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第三NMOS管MN3的漏极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极。

第四NMOS管MN4的栅极接第五NMOS管MN5的栅极和时钟信号CK1，第四NMOS管MN4的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四PMOS管MP4和第五PMOS管MP5的漏极，第四NMOS管MN4的漏极接第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。

第五NMOS管MN5的栅极接第四NMOS管MN4的栅极和时钟信号CK1，第五NMOS管MN5的源极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第五NMOS管MN5的漏极接第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极。

第七PMOS管MP7的栅极接时钟信号CK1，第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的漏极接第四NMOS管MN4的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。

第八PMOS管MP8的栅极接第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，第八PMOS管MP8的源极接电源VDD，第八PMOS管MP8的漏极接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极和第九PMOS管MP9的栅极。

第九PMOS管MP9的栅极接第七PMOS管MP7的漏极和第八PMOS管MP8的漏极，第九PMOS管MP9的源极接电源VDD，第九PMOS管MP9的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第十PMOS管MP10的漏极。

第十PMOS管MP10的栅极接时钟信号CK1，第十PMOS管MP10的源极接电源VDD，第十PMOS管MP10的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第九PMOS管MP9的漏极。

输出端OUTP接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，输出端OUTN接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。

该电路中CK1、CK2为两相非交叠时钟信号，VB是比较器预放大电路的偏置电压。第三NMOS管MN3、第七PMOS管MP7和第十PMOS管MP10为复位开关，第四NMOS管MN4和第五NMOS管MN5为比较导通开关。在CK1为低电平、CK2为高电平时，第三NMOS管MN3、第七PMOS管MP7和第十PMOS管MP10导通，第四NMOS管MN4和第五NMOS管MN5断开，比较器处于复位相，此时输出OUTP和OUTN均为高电平。在CK1为高电平、CK2为低电平时，第三NMOS管MN3、第七PMOS管MP7和第十PMOS管MP10断开，第四NMOS管MN4和第五NMOS管MN5导通，比较器处于比较相，将预放大电路的电流信号经锁存器将输出电压一个变高一个拉低。但是，在复位相，预放大电路的部分仍然存在电流流经锁存器，产生一定的功耗。

图2为传统动态四输入差分比较器电路，包括预放大电路和锁存比较电路，对比图1和图1，传统动态四输入差分比较器在传统AB类四输入差分比较器电路的基础上，将电流源电压直接改为由动态时钟信号CK2控制，其缺点是在比较相CK2直接将电平拉到地，使得流过输入管的电流过大。

图3为本发明的低功耗比较器，与图1和图2相比，增加了辅助电路，主要包括第六NMOS管MN6和第七NMOS管MN7。第六NMOS管MN6的栅极接时钟信号CK1，第六NMOS管MN6的源极接比较器的偏置电压VB，第六NMOS管MN6的漏极接第七NMOS管MN7的源极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极；第七NMOS管MN7的栅极接时钟信号CK2，第七NMOS管MN7的源极第六NMOS管MN6的漏极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极，第七NMOS管MN7的漏极接电源VDD。

本发明的比较器，在CK1为低电平、CK2为高电平时，第六NMOS管MN6截止，第七NMOS管MN7导通，使得预放大电路的偏置电压为VDD，第一PMOS管MP1和第二PMOS管MP2的栅源电压差为零，作为预放大电路电流源的第一PMOS管MP1和第二PMOS管MP2截止，从而使预放大电路的电流为零，同时，第三NMOS管MN3、第七PMOS管MP7和第十PMOS管MP10导通，第四NMOS管MN4和第五NMOS管MN5断开，比较器处于复位相，此时输出OUTP和OUTN均为高电平。在CK1为高电平、CK2为低电平时，第六NMOS管MN6导通，第七NMOS管MN7截止，使得预放大电路的偏置电压为VB，作为预放大电路电流源的第一PMOS管MP1和第二PMOS管MP2处于饱和区，预防大电路正常工作，同时，第三NMOS管MN3、第七PMOS管MP7和第十PMOS管MP10断开，第四NMOS管MN4和第五NMOS管MN5导通，比较器处于比较相，将预放大电路的电流信号经锁存器正反馈回路将输出电压一个拉高一个拉低。相比于传统的四输入差分比较器，本案提出的比较器具有功耗低，同时不改变比较器面积的特点，特别适用于低功耗Pipeline ADC。

如图4所示为传统四输入差分比较器在时钟频率为25MHz时的电流；如图5所示为传统动态四输入差分比较器在时钟频率为25MHz时的电流；如图6所示为本发明的四输入差分低功耗比较器在时钟频率为25MHz时的电流。图4、图5和图6中，上方的图纵坐标表示电流、单位为uA，下方的图纵坐标表示电压、单位为V，横坐标均表示时间、单位为ns。表1所示为在各个时钟频率下本发明四输入差分低功耗比较器与传统四输入差分比较器和传统动态四输入差分比较器的电流统计对比。

表1 各种比较器的电流统计对比

时钟周期T/ns	70	60	50	40	30	20	10	5
									传统AB类平均电流uA	22.97	23.03	23.05	23.17	23.39	23.76	24.89	26.92
传统动态平均电流uA	61.84	71.06	82.31	100.01	130.82	191.64	384.02	732.21
									本案平均电流uA	18.32	18.44	18.59	18.79	19.07	19.48	20.61	22.52
本案相对传统AB类	79.76％	80.07％	80.65％	81.10％	81.53％	81.99％	82.80％	83.66％
									本案相对传统动态	29.62％	25.95％	22.59％	18.79％	14.58％	10.16％	5.37％	3.08％

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种应用于低功耗Pipeline ADC的比较器，其特征在于：包括比较电路和辅助电路，其中比较电路包括预防大电路和锁存电路，各个电路的具体结构如下：

所述预防大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，所述锁存电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10，所述辅助电路包括第六NMOS管MN6和第七NMOS管MN7；

第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的栅极接第二PMOS管MP2的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第一PMOS管MP1的漏极接第四PMOS管MP4的源极和第六PMOS管MP6的源极；

第二PMOS管MP2的源极接电源VDD，第二PMOS管MP2的栅极接第一PMOS管MP1的栅极、第六NMOS管MN6的漏极和第七NMOS管MN7的源极，第二PMOS管MP2的漏极接第三PMOS管MP3的源极和第五PMOS管MP5的源极；

第三PMOS管MP3的栅极接输入电压VREFP，第三PMOS管MP3的源极接第二PMOS管MP2的漏极和第五PMOS管MP5的源极，第三PMOS管MP3的漏极接第六PMOS管MP6的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第四PMOS管MP4的栅极接输入电压VREFN，第四PMOS管MP4的源极接第一PMOS管MP1的漏极和第六PMOS管MP6的源极，第四PMOS管MP4的漏极接第五PMOS管MP5的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；

第五PMOS管MP5的栅极接输入电压VIP，第五PMOS管MP5的源极接第二PMOS管MP2的漏极和第三PMOS管MP3的源极，第五PMOS管MP5的漏极接第四PMOS管MP4的漏极、第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；

第六PMOS管MP6的栅极接输入电压VIN，第六PMOS管MP6的源极接第一PMOS管MP1的漏极和第四PMOS管MP4的源极；第六PMOS管MP6的漏极接第三PMOS管MP3的漏极、第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第一NMOS管MN1的栅极接第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极接第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极；

第二NMOS管MN2的栅极接第一NMOS管MN1的漏极、第三NMOS管MN3的源极、第四NMOS管MN4的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第一NMOS管MN1的栅极、第三NMOS管MN3的漏极、第五NMOS管MN5的源极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；

第三NMOS管MN3的栅极接时钟信号CK2，第三NMOS管MN3的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第四NMOS管MN4的源极，第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第三NMOS管MN3的漏极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第五NMOS管MN5的源极，第三PMOS管MP3的漏极和第六PMOS管MP6的漏极；

第四NMOS管MN4的栅极接第五NMOS管MN5的栅极和时钟信号CK1，第四NMOS管MN4的源极接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的源极、第四PMOS管MP4的漏极和第五PMOS管MP5的漏极，第四NMOS管MN4的漏极接第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；

第五NMOS管MN5的栅极接第四NMOS管MN4的栅极和时钟信号CK1，第五NMOS管MN5的源极接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第三PMOS管MP3的漏极和第六PMOS管MP6的漏极，第五NMOS管MN5的漏极接第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极；

第六NMOS管MN6的栅极接时钟信号CK1，第六NMOS管MN6的源极接比较器的偏置电压VB，第六NMOS管MN6的漏极接第七NMOS管MN7的源极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极；

第七NMOS管MN7的栅极接时钟信号CK2，第七NMOS管MN7的源极接第六NMOS管MN6的漏极、第一PMOS管MP1的栅极和第二PMOS管MP2的栅极，第七NMOS管MN7的漏极接电源VDD；

第七PMOS管MP7的栅极接时钟信号CK1，第七PMOS管MP7的源极接电源VDD，第七PMOS管MP7的漏极接第四NMOS管MN4的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极；

第八PMOS管MP8的栅极接第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，第八PMOS管MP8的源极接电源VDD，第八PMOS管MP8的漏极接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极和第九PMOS管MP9的栅极；

第九PMOS管MP9的栅极接第七PMOS管MP7的漏极和第八PMOS管MP8的漏极，第九PMOS管MP9的源极接电源VDD，第九PMOS管MP9的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第十PMOS管MP10的漏极；

第十PMOS管MP10的栅极接时钟信号CK1，第十PMOS管MP10的源极接电源VDD，第十PMOS管MP10的漏极接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极和第九PMOS管MP9的漏极；

输出端OUTP接第五NMOS管MN5的漏极、第八PMOS管MP8的栅极、第九PMOS管MP9的漏极和第十PMOS管MP10的漏极，输出端OUTN接第四NMOS管MN4的漏极、第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和第九PMOS管MP9的栅极。