CN105162468B - 一种带有电压自举的高速基准缓冲电路 - Google Patents

一种带有电压自举的高速基准缓冲电路 Download PDF

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Abstract

本发明提出了一种应用于流水线模数转换器中具有电压自举的高速基准缓冲电路，包括：含电压自举电路的运放和源随电路。含电压自举的运放与源随电路相连。本发明的有益效果是，采用电压自举方式，运放输出电压可大于电源电压值，从而得到比较高的基准缓冲电压值，与现有采用常规的高电源电压的电路相比，极大的降低了整体电路的功耗，整个电路工作在一个电源域中，此外，基准缓冲采用主从式结构，可以高速驱动模数转换器。

Description

一种带有电压自举的高速基准缓冲电路
技术领域
本发明涉及应用于数模转换器中的基准缓冲电路。
背景技术
随着半导体技术的迅速发展，高速高精度模数转换器已广泛应用于数字通讯、军事雷达等领域。流水线模数转换器Pipelined ADC作为目前主流的ADC产品之一，能够很好的兼顾速度与精度的要求。在流水线模数转换器中，带乘法的数模转换器MDAC作为其重要组成部分，其性能决定了整个流水线模数转换器的性能。随着工艺技术的发展，电源电压的降低，应用于MDAC中的基准缓冲电路的设计无疑面临着新的挑战。
在较低的电源电压下想要获得相对较高的MDAC模块参考电压比，且使用NMOS晶体管提高基准驱动速度，则NMOS管栅电压必须超过电源电压，现有解决方案为在需要高电源电压部分采用局部高电源供电，采用此种方案不仅导致电路整体功耗的增大，且整个芯片为此要增加一个电压域，此外，也增加了版图设计的难度。
发明内容
发明目的：为了克服现有技术中存在的不足，提供一种带有电压自举的高速基准缓冲电路，降低电路功耗。
技术方案：一种带有电压自举的高速基准缓冲电路包括：含电压自举电路的运放、源随电路；
所述含电压自举电路的运放包括：第一电容、第二电容、第三电容、第四电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管及时钟电路；其中，第一NMOS管的漏极接电源电压VDD，源极与第一电容的第一端相连，且与第二NMOS管的栅极相连，所述第一电容的第二端接时钟信号clka-；第二NMOS管的漏极接电源电压VDD，源极与第二电容的第一端相连，且与第一NMOS管的栅极相连，所述第二电容的第二端接时钟信号clka，所述时钟信号clka-为时钟信号clka的反相信号；所述第三NMOS管的漏极接电源电压VDD，栅极与所述第二NMOS管的栅极相连，所述第三NMOS管的源极与所述第三电容的第一端相连，所述第三电容的第二端与时钟信号clkb-相连；所述第四NMOS管的漏极接电源电压VDD，栅极与所述第一NMOS管的栅极相连，所述第四NMOS管的源极与所述第四电容的第一端相连，所述第四电容的第二端与时钟信号clkb相连；所述第一PMOS管的源极与第二PMOS管的源极相连，漏极接第三电容的第一端，栅极与第二PMOS管的漏极相连，且与第四电容的第一端相连；所述第二PMOS管的漏极接第四电容的第一端，栅极与第一PMOS管的漏极相连，且与第三电容的第一端相连；所述第三PMOS管的源极与第四PMOS管的源极相连,且与第一PMOS管源极及第二PMOS管源极相连，所述第三PMOS管的栅极与漏极短接，且与第四PMOS管的栅极相连，同时与第五NMOS管的漏极相连，所述第四PMOS管的漏极与第六NMOS管漏极相连，且作为含电压自举电路的运放的输出端；所述第五NMOS管的栅极接作为含电压自举电路的运放的正相输入端，源极与第七NMOS管的漏极相连，且与第六NMOS管的源极相连，所述第六NMOS管的栅极作为含电压自举电路的运放的反相输入端；所述第七NMOS管的栅极接外部固定电压Vb，其中Vb是固定电压值400mV，源极接地电位；
所述时钟电路包含第一反相器，第二反相器、第三反相器、第四反相器、第五反相器、第一传输门；所述第一反相器的输入端接输入时钟信号、输出端接第二反相器的输入，所述第二反相器的输出端输出所述时钟信号clka-，并接第四反相器的输入端,所述第四反相器的输出端输出所述时钟信号clkb-；所述第一传输门的第一端接输入时钟信号，第二端接第三反相器的输入，所述第三反相器的输出端输出所述时钟信号clka，并接第五反相器的输入，所述第五反相器的输出端输出所述时钟信号clkb；
所述源随电路包括：第八NMOS管、第九NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻；其中，第八NMOS管的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端相连，源极与第一电阻的第一端相连，且与含电压自举电路的运放的反相输入端相连，所述第一电阻的第二端与第二电阻的第一端相连，所述第二电阻的第二端与第三电阻的第一端相连，所述第三电阻的第二端与地电位相连；第九NMOS管的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端相连，源极与第四电阻的第一端相连，且接输出引脚VRP,所述第四电阻的第二端与第五电阻的第一端相连，所述第五电阻的第二端与第六电阻的第一端相连，且接输出引脚VRM，所述第六电阻的第二端与地电位相连。
有益效果：本发明的带有电压自举的高速基准缓冲电路，在电源电压为VDD时，采用电源自举方式，得到2VDD电源电压，与现有采用常规的高电源电压的电路相比，降低了整体电路的功耗，避免了两种电源域，因为2VDD局部电压的存在，使得NMOS晶体管栅电压可以超过VDD，进而生成接近于VDD的参考电平，电路速度大大提高，此外，因整体电路仅有一个电源电压，电路得到简化，性能更加良好。
附图说明
图1为一种带有电压自举的高速基准缓冲电路的结构示意图；
图2为1.2V电源电压下生成自举电源2.4V仿真曲线；
图3为1.2V电源电压下运放输出1.5V仿真曲线；
图4为基准缓冲与模数转换器级联仿真曲线。
具体实施方式
下面结合附图对本发明做更进一步的解释。
本发明所述的带有电压自举的高速基准缓冲电路包括：含电压自举电路的运放、源随电路；含电压自举的运放与源随电路相连。
如图1所示，含电压自举的运放包括：第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4及时钟电路。
其中，第一NMOS管MN1的漏极接电源电压VDD，源极与第一电容C1的第一端相连，且与第二NMOS管MN2的栅极相连，第一电容C1的第二端接时钟信号clka-。第二NMOS管MN2的漏极接电源电压VDD，源极与第二电容C2的第一端相连，且与第一NMOS管MN1的栅极相连，第二电容C2的第二端接时钟信号clka。时钟信号clka-为时钟信号clka的反相信号。
第三NMOS管MN3的漏极接电源电压VDD，栅极与第二NMOS管MN2的栅极相连，第三NMOS管MN3的源极与第三电容C3的第一端相连，第三电容C3的第二端与时钟信号clkb-相连。
第四NMOS管MN4的漏极接电源电压VDD，栅极与第一NMOS管MN1的栅极相连，第四NMOS管MN4的源极与第四电容C4的第一端相连，第四电容C4的第二端与时钟信号clkb相连。
第一PMOS管MP1的源极与第二PMOS管MP2的源极相连，漏极接第三电容C3的第一端，栅极与第二PMOS管MP2的漏极相连，且与第四电容C4的第一端相连。第二PMOS管MP2的漏极接第四电容C4的第一端，栅极与第一PMOS管MP1的漏极相连，且与第三电容C3的第一端相连。
第三PMOS管MP3的源极与第四PMOS管MP4的源极相连,且与第一PMOS管MP1源极及第二PMOS管MP2源极相连，第三PMOS管MP3的栅极与漏极短接，且与第四PMOS管MP4的栅极相连，同时与第五NMOS管MN5的漏极相连，第四PMOS管MP4的漏极与第六NMOS管MN6漏极相连，且作为含电压自举电路的运放的输出端Vout。
第五NMOS管MN5的栅极作为含电压自举电路的运放的正相输入端Vin+，源极与第七NMOS管MN7的漏极相连，且与第六NMOS管MN6的源极相连，第六NMOS管MN6的栅极接作为含电压自举电路的运放的反相输入端Vin-。第七NMOS管MN7的栅极接外部固定电压Vb，其中Vb是固定电压值，为放大器偏置电压，源极接地电位。
时钟电路包含第一反相器inv1，第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第一传输门TG1。第一反相器inv1的输入端接输入时钟信号、输出端接第二反相器inv2的输入，第二反相器inv2的输出端输出时钟信号clka-，并接第四反相器inv4的输入端,第四反相器inv4的输出端输出时钟信号clkb-。第一传输门TG1的第一端接输入时钟信号，第二端接第三反相器inv3的输入，第三反相器inv3的输出端输出时钟信号clka，并接第五反相器inv5的输入，第五反相器inv5的输出端输出所述时钟信号clkb。
含电压自举电路的运放中，第三PMOS管MP3的源极与第四PMOS管MP4的源极及第一PMOS管MP1源极、第二PMOS管MP2源极连接点为第一节点N1，第一NMOS管MN1的栅极与第二NMOS管MN2的源极连接点作为第三节点N3，第二NMOS管MN2的栅极与第一NMOS管MN1的源极连接点作为第四节点N4，所述第一PMOS管MP1的栅极与第二PMOS管MP2的漏极及第四电容C4的第一端相连点为第五节点N5，所述第二PMOS管MP2的栅极与第一PMOS管MP1的漏极相连，且与第三电容C3的第一端相连点为第六节点N6。第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第三PMOS管MP3、第四PMOS管MP4构成基本差分运算放大器。第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2构成电压自举电路，在时钟信号控制下，电压自举电路将基本差分运算放大器N1点电位举到2VDD，从而保证基本差分运算放大器的输出可以得到高于VDD的电压，进而经缓冲电路得到所需的接近于VDD的参考电压。
源随电路包括：第八NMOS管MN8、第九NMOS管MN9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6。第八NMOS管MN8的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端Vout相连，源极与第一电阻R1的第一端相连，且与含电压自举电路的运放的反相输入端Vin-相连。第一电阻R1的第二端与第二电阻R2的第一端相连，第二电阻R2的第二端与第三电阻R3的第一端相连，第三电阻R3的第二端与地电位相连。
第九NMOS管MN9的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端Vout相连，源极与第四电阻R4的第一端相连，且接输出引脚VRP,第四电阻R4的第二端与第五电阻R5的第一端相连，第五电阻R5的第二端与第六电阻R6的第一端相连，且接输出引脚VRM，第六电阻R6的第二端与地电位相连。其中，第八NMOS管MN8的栅极与含电压自举电路的运放的输出端相连点为第二节点N2。输出引脚VRP用于接差分参考电平的高电平，输出引脚VRM用于接差分参考电平的低电平。
上述带有电压自举的高速基准缓冲电路的工作过程：
当clka为高电平时，假设电源电压为VDD,此时第三节点N3为两倍的VDD，第一NMOS管MN1导通，同时第四NMOS管MN4也导通，此时，clkb为低电平，第四电容C4第二端为电源电压VDD，即第五节点N5为VDD。同时，clka-为低电位，第四节点N4为VDD，此时，第二NMOS管MN2、第三NMOS管MN3截止，clkb-为高电位，第三电容C3第二端被充电至2倍的VDD，即第六节点N6为2VDD，此时第一PMOS管MN1导通，第二PMOS管MP2截止，第一节点N1经第一PMOS管MP1被充电至2VDD,从而保证在clka为高电平时钟相时，基本差分运算放大器的输出即第二节点N2可以得到高于VDD的电压，该电压减去栅源电压得到参考电压，因为误差放大器输出电压高于电源电压，则NMOS的源电压可以接近电源电压，进而经缓冲电路得到所需的接近于电源电压的参考电压，主从式的基准缓冲电路中，左边支路提供固定的参考电平，右边支路提供高速基准缓冲。
当clka为低电平时，此时电路工作原理与上述相同，只是第三节点N3为VDD，第四NMOS管MN4截止，第四电容C4第二端为2VDD，即第五节点为2VDD，同时，第四节点N4为2VDD，第三NMOS管MN3导通，第三电容C3的第二端为VDD，即第六节点N6为VDD，此时第二PMOS管MP2导通，第一PMOS管MP1截止，第一节点N1经第二PMOS管MP2被充电至2VDD,从而保证在clka为低电平时钟相时，基本差分运算放大器的输出即第二节点N2，可以得到高于VDD的电压，该电压减去栅源电压得到参考电压，因为误差放大器输出电压高于电源电压，则NMOS的源电压可以接近电源电压，进而经缓冲电路得到所需的接近于电源电压的参考电压，主从式的基准缓冲电路中，左边支路提供固定的参考电平，右边支路提供高速基准缓冲。
图2为自举电源仿真曲线，以1.2V电源电压为例，自举电源可以达到2.38V，因为寄生电容的分压，不能达到理想的两倍的VDD，但足以给运放供电，由于电源为两相时钟生成，在两相之间有毛刺，但该毛刺和基准缓冲输出电平的毛刺同相位，所以不会对输出电平建立产生影响。图3为MN8的栅极也即N2点电压，该电压也为运放输出电压，可以达到1.5V左右，其毛刺与输出电平也为同相位，不影响建立。
图4为基准缓冲与模数转换器级联时的输出参考电平，以1.2V电源电压为例，VRP为900mV，VRM为300mV,影响模数转换器性能的电压是差分参考电压，即VRP900mV和VRM300mV的差值600mV，仿真曲线显示在250MHz的时钟频率下建立误差为48uV，达到12位精度，同时主要功耗在输出缓冲电路中，从而真正实现了低电压低功耗高速缓冲性能。
本发明的上述方案，带有电压自举的高速基准缓冲电路由含电压自举电路的运放、源随电路组成。采用电源自举方式，运放输出电压可大于电源电压值，从而得到比较高的基准缓冲电压值，与现有采用常规的高电源电压的电路相比，极大的降低了整体电路的功耗，整个电路工作在一个电源域中，此外，基准缓冲采用主从式结构，可以高速驱动模数转换器。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种带有电压自举的高速基准缓冲电路，其特征在于：包括含电压自举电路的运放、源随电路；
所述含电压自举电路的运放包括：第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)及时钟电路；其中，第一NMOS管(MN1)的漏极接电源电压VDD，源极与第一电容(C1)的第一端相连，且与第二NMOS管(MN2)的栅极相连，所述第一电容(C1)的第二端接时钟信号clka-；第二NMOS管(MN2)的漏极接电源电压VDD，源极与第二电容(C2)的第一端相连，且与第一NMOS管(MN1)的栅极相连，所述第二电容(C2)的第二端接时钟信号clka，所述时钟信号clka-为时钟信号clka的反相信号；所述第三NMOS管(MN3)的漏极接电源电压VDD，栅极与所述第二NMOS管(MN2)的栅极相连，所述第三NMOS管(MN3)的源极与所述第三电容(C3)的第一端相连，所述第三电容(C3)的第二端与时钟信号clkb-相连；所述第四NMOS管(MN4)的漏极接电源电压VDD，栅极与所述第一NMOS管(MN1)的栅极相连，所述第四NMOS管(MN4)的源极与所述第四电容(C4)的第一端相连，所述第四电容(C4)的第二端与时钟信号clkb相连；所述第一PMOS管(MP1)的源极与第二PMOS管(MP2)的源极相连，漏极接第三电容(C3)的第一端，栅极与第二PMOS管(MP2)的漏极相连，且与第四电容(C4)的第一端相连；所述第二PMOS管(MP2)的漏极接第四电容(C4)的第一端，栅极与第一PMOS管(MP1)的漏极相连，且与第三电容(C3)的第一端相连；所述第三PMOS管(MP3)的源极与第四PMOS管(MP4)的源极相连,且与第一PMOS管(MP1)源极及第二PMOS管(MP2)源极相连，所述第三PMOS管(MP3)的栅极与漏极短接，且与第四PMOS管(MP4)的栅极相连，同时与第五NMOS管(MN5)的漏极相连，所述第四PMOS管(MP4)的漏极与第六NMOS管(MN6)漏极相连，且作为含电压自举电路的运放的输出端(Vout)；所述第五NMOS管(MN5)的栅极接作为含电压自举电路的运放的正相输入端(Vin+)，源极与第七NMOS管(MN7)的漏极相连，且与第六NMOS管(MN6)的源极相连，所述第六NMOS管(MN6)的栅极作为含电压自举电路的运放的反相输入端(Vin-)；所述第七NMOS管(MN7)的栅极接外部固定电压(Vb)，源极接地电位；
所述时钟电路包含第一反相器(inv1)，第二反相器(inv2)、第三反相器(inv3)、第四反相器(inv4)、第五反相器(inv5)、第一传输门(TG1)；所述第一反相器(inv1)的输入端接输入时钟信号、输出端接第二反相器(inv2)的输入，所述第二反相器(inv2)的输出端输出所述时钟信号clka-，并接第四反相器(inv4)的输入端,所述第四反相器(inv4)的输出端输出所述时钟信号clkb-；所述第一传输门(TG1)的第一端接输入时钟信号，第二端接第三反相器(inv3)的输入，所述第三反相器(inv3)的输出端输出所述时钟信号clka，并接第五反相器(inv5)的输入，所述第五反相器(inv5)的输出端输出所述时钟信号clkb；
所述源随电路包括：第八NMOS管(MN8)、第九NMOS管(MN9)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)；其中，第八NMOS管(MN8)的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端(Vout)相连，源极与第一电阻(R1)的第一端相连，且与含电压自举电路的运放的反相输入端(Vin-)相连，所述第一电阻(R1)的第二端与第二电阻(R2)的第一端相连，所述第二电阻(R2)的第二端与第三电阻(R3)的第一端相连，所述第三电阻(R3)的第二端与地电位相连；第九NMOS管(MN9)的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端(Vout)相连，源极与第四电阻(R4)的第一端相连接输出引脚VRP,所述第四电阻(R4)的第二端与第五电阻(R5)的第一端相连，所述第五电阻(R5)的第二端与第六电阻(R6)的第一端相连，且接输出引脚VRM，VRP和VRM的差分电压为模数转换器需要的参考电平,所述第六电阻(R6)的第二端与地电位相连。
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