CN104539292A - 一种低电压高速采样保持电路 - Google Patents

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Abstract

本发明公开了一种低电压高速采样保持电路，该采样保持电路包含差分信号输入缓冲电路、栅压自举开关、采样电容、差分信号输出缓冲电路。栅压自举开关利用单相时钟完成对差分开关的控制。利用信号输入和输出缓冲电路完成电路内部共模电平调整作用，有效改善低电源电压下高速模数转换器内单元电路间的信号电平匹配问题。利用栅压自举开关电路，有效提升高速采样保持电路的线性特性。利用输出缓冲电路实现对输入信号的隔离，后续电路只需要在规定的时间内完成信号的量化即可满足电路工作要求，有效降低电路设计难度，提升电路的工作速度。

Description

一种低电压高速采样保持电路
技术领域
本发明属于模数转换电路技术领域，具体涉及一种基于低电源电压下高速电压信号的采样保持电路。
背景技术
而随着CMOS工艺的进步，晶体管特征尺寸不断降低。从芯片功耗及可靠性等方面考虑，电路的电源电压不断降低，如1.8V已降到低至0.9V，目前这种趋势依然存在。此外考虑到用户体验等系统应用需求，如闪存式(Flash)模数转换电路、折叠插值(Folding and Interpolating)模数转换电路等电路工作速度需要不断提高。在低电源电压下，为实现高速低功耗模数转换电路并获得低功耗等优势，采样保持电路的作用非常关键。主要原因如下：(1)高速的闪存式结构模数转换电路和折叠插值结构模数转换电路都包含大量的比较器，此时如果采样率超过GHz，比较器对时钟信号的偏移和抖动十分敏感，精确控制几十路时钟信号的偏移和抖动是非常困难的；(2)其次对于没有采样保持电路的高速模数转换电路，模拟信号到达比较器之前需要经过前置放大器和折叠插值电路。通常折叠电路具有倍频效应，这对模拟电路的带宽提出了较高的要求。为达到带宽要求，通常电路的功耗也是非常大的。传统的采样保持电路缺点是：(1)缓冲电路通常电源电压要求较高，导致功耗较大；(2)通常需要多路时钟，对时钟匹配度要求较高，制约电路工作速度并导致功耗较大。随着电源电压进一步降低及模数转换电路工作速度不断提高，传统采样保持电路对模数转换电路性能的制约更为突出。
发明内容
发明目的：针对上述现有技术，提出一种低电压高速采样保持电路，能够在低电源电压下实现对电压信号采样保持功能，同时降低电路功耗，提升电路工作速度。
技术方案：一种低电压高速采样保持电路，包括具有调整共模电平功能的差分信号输入缓冲电路、两个栅压自举开关、两个采样电容以及具有调整共模电平功能的差分信号输出缓冲电路；其中，所述差分信号输入缓冲电路的差分信号输入端作为低电压高速采样保持电路的信号输入端，所述差分信号输出缓冲电路的差分信号输出端作为低电压高速采样保持电路的输出端；所述差分信号输入缓冲电路的输出端分别连接一个栅压自举开关的输入端，所述两个栅压自举开关的输出端连接到所述差分信号输出缓冲电路的差分输入端，所述两个采样电容分别连接在一个栅压自举开关的输出端和地之间。
作为本发明的优选方案，所述两个栅压自举开关的控制时钟为单路时钟。
有益效果：1.本发明的低电压高速采样保持电路中，差分信号输入和输出缓冲电路为具有调整共模电平的功能的缓冲电路，通过调节缓冲器连接的外部电压VPBIAS，使缓冲电路可以有效改善低电源电压下高速模数转换器内单元电路之间的信号电平匹配问题。此外差分信号输出缓冲电路能有效实现对输入信号的隔离，并对后级电路提供直流电平，后续电路只需要在规定的时间内完成信号的建立即可满足电路工作要求，有效降低电路设计难度，并提升电路的工作速度。
2.该采样保持电路中采用两个栅压自举开关作为采样开关，从而只需要外部单路时钟控制，减小了对时钟匹配度的要求，并极大降低时钟驱动电路的功耗。该栅压自举开关中能严格满足时钟信号的时序及抖动特性要求。此外，该栅压自举开关电路能够保证电路中场效应管的栅极和源极之间的电压差为电源电压，从而提高所述开关的线性度。
3.相比于传统的采样保持电路，本发明的低电压高速采样保持电路只采用简单有效的差分输入、输出缓冲电路和栅压自举开关，即可实现高性能的采样保持功能，使得电路面积能够极大地缩小易于集成。
附图说明
图1为本发明的电路框图；
图2为本发明实施例电路中的输入和输出缓冲电路图；
图3为本发明实施例电路中的栅压自举开关电路图。
具体实施方式
下面结合附图对本发明做更进一步的解释。
如图1所示，一种低电压高速采样保持电路，包括具有调整共模电平功能的差分信号输入缓冲电路、两个栅压自举开关、两个采样电容以及具有调整共模电平功能的差分信号输出缓冲电路。其中，差分信号输入缓冲电路包括正向缓冲输入模块103和反向缓冲输入模块104；差分信号输出缓冲电路包括正向缓冲输出模块109和反向缓冲输出模块110。正向缓冲输入模块103的信号输入端101和反向缓冲输入模块104的信号输入端102分别作为低电压高速采样保持电路的差分信号输入端Vin、Vip。正向缓冲输入模块103和正向缓冲输出模块109之间连接一个栅压自举开关105，采样电容107连接在栅压自举开关105的输出端和地之间。反向缓冲输入模块104和反向缓冲输出模块110之间也连接一个栅压自举开关106，采样电容108连接在栅压自举开关106的输出端和地之间。正向缓冲输出模块109和反向缓冲输出模块110的信号输出端分别作为低电压高速采样保持电路的差分信号输出端Von、Vop。其中，两个栅压自举开关受单路时钟信号114控制。
本实施例中，正向缓冲输入模块103、反向缓冲输入模块104、正向缓冲输出模块109和反向缓冲输出模块110均具有调整共模电平功能，并采用同样的电路结构，如图2所示。每个缓冲模块包括串联连接的两个耗尽型PMOS管，其中第一PMOS管的源极接VDD电平，其漏极连接第二PMOS管的源极，第二PMOS管的漏极接地；第一PMOS管的栅极作为缓冲模块的信号输入端，两个PMOS管的连接点作为缓冲模块的信号输出端，第二PMOS管的栅极连接外部电压VPBIAS。
如图3所示，单个栅压自举开关包括开关21-25，电容26、27，反相器28、29以及场效应管30。开关21、电容26、开关24、开关25依次串联连接，开关21和开关25的另一端同时接地。开关23串联在电容26和开关24的连接点以及电压VDD之间。开关22串联在开关21和电容26的连接点以及场效应管30的源极之间，场效应管30的栅极与开关24和开关25的连接点相连接，电容27串联在场效应管30的漏极和地之间。开关21-25的控制端分别连接同一路外部时钟信号CLK，其中，开关22的控制端与外部时钟信号CLK之间连接反相器28，开关24的控制端与外部时钟信号CLK之间连接反相器29。场效应管30的源极作为栅压自举开关的信号输入端，场效应管30的漏极作为栅压自举开关的信号输出端。
采样保持电路包括以下工作步骤：采样保持电路包括采样和保持两个过程，每一过程都受时钟信号CLK 114控制。(1)采样过程：当时钟信号CLK为高电平时，采样保持电路对输入信号(Vin和Vip)进行采样，输出信号(Von和Vop)跟踪输入信号(Vin和Vip)的变化而变化。(2)保持过程：当时钟信号CLK为低电平时，将信号保持高线性度、低失真地传送至差分信号输出缓冲电路，从而使得采样保持电路的输出(Von和Vop)保持为某一固定电平供后续电路使用。通过该方法保证模拟信号经过采样保持电路之后输出信号是直流信号，差分信号输出缓冲电路实现对输入信号的隔离并提供直流电平，后续电路只需要在规定的时间内完成信号的量化即可满足电路工作要求，有效降低电路设计难度，提升电路的工作速度。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种低电压高速采样保持电路，其特征在于：包括具有调整共模电平功能的差分信号输入缓冲电路、两个栅压自举开关、两个采样电容以及具有调整共模电平功能的差分信号输出缓冲电路；其中，所述差分信号输入缓冲电路的差分信号输入端作为低电压高速采样保持电路的信号输入端，所述差分信号输出缓冲电路的差分信号输出端作为低电压高速采样保持电路的输出端；所述差分信号输入缓冲电路的输出端分别连接一个栅压自举开关的输入端，所述两个栅压自举开关的输出端连接到所述差分信号输出缓冲电路的差分输入端，所述两个采样电容分别连接在一个栅压自举开关的输出端和地之间。
2.根据权利要求1所述的一种低电压高速采样保持电路，其特征在于：所述两个栅压自举开关的控制时钟为单路时钟。
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